百万门系统级芯片的后端设计

张 玲，罗 静

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

集成电路后端设计过程是从RTL综合到GDSⅡ数据的实现过程，一个好的芯片版图设计为集成电路物理设计和实施奠定了好的基础。随着集成电路工艺与设计技术的不断发展，系统级芯片SoC已成为当今IC的发展方向。如何缩短SoC芯片的设计周期，同时解决芯片特征尺寸缩小、芯片规模达几百万甚至上千万、时钟频率提高以及电压降等因素使SoC芯片物理设计复杂度越来越高的问题，已成为版图设计师需面临的主要设计挑战。用自动布局布线工具来完成芯片后端设计可以节省宝贵的设计时间，但后端设计绝不仅仅是自动化工具的掌握和应用，结合电路特点开发有针对性的后端设计流程对芯片的成功起着关键性作用。

本文介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18 μ m工艺SoC芯片后端设计的过程，其中包括了设计之前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线过程，另外还介绍了如何预防串扰和如何保证芯片的时序能够满足设计要求。芯片是基于0.18μm Salicide 1P6M CMOS工艺制造的SoC芯片，规模约为200万门，工作频率100MHz，封装引脚391个。

2 芯片介绍

本文研究的芯片是一款为用户定制的专用SoC芯片，采用0.18μm 1P6M Salicide CMOS常规工艺。芯片内部集成有ARM核、全定制设计的IP、专用IP、DPLL、多个SRAM IPs等宏单元，是一个典型的全数字SoC芯片，规模约为200万门。芯片采用双电源供电方式工作，分别为3.3V与1.8V供电。电源、地引脚分为三组，其中两组为1.8V供电，一组为芯片内核及端口前级驱动供电，一组为芯片DPLL供电；另一组为3.3V供电，为芯片上所有端口后级驱动供电。

3 芯片后端设计流程

此芯片后端设计采用Synopsys公司Astro工具进行自动布局布线，芯片物理验证使用M e nt o r Graphics公司Calibre进行版图的DRC/LVS等检查，最后使用主流寄生参数提取工具Star-RCXT进行寄生参数提取并将抽取的网表用于门级与晶体管级的混合后仿真验证。

3.1 芯片布局布线流程

此芯片后端布局布线设计流程见图1。

3.2 设计设置准备

这一步Astro完成对芯片做布局布线之前的准备，首先创建一个设计库，然后把创建的设计库与参考库链接起来，读入网表，并将网表展开。打开设计库创建一个初始单元，然后把读入的网表捆绑到该初始单元中。

3.3 布局规划

布局规划是芯片设计的最初步骤，主要包含了芯片大小的规划、芯片输入输出单元的规划以及硬核或模块的规划等。 此芯片封装管壳为CPGA391，输入输出单元的放置位置是按照封装的要求与用户的实际情况摆放。芯片的硬核较多，同时封装时还要求在芯片内叠放一片Flash裸芯片，并由主SoC芯片为叠放的Flash裸芯片提供电源供电。这给芯片的布局与操作的反复迭代带来了挑战。

后端设计时我们首先设计了一个包含所有信号及供电端口的Flash版图黑匣子。在版图黑匣子里预先完成了PAD位置的精确摆放，摆放时考虑了其他宏单元的位置以及全芯片走线的合理性；在版图黑匣子里同时完成了这些PA D端口的电源、地线网络全定制设计，并设计了与主芯片SoC电源、地线环相连接的引脚（PIN），以便于后端设计过程中实现自动连接。通过将这个版图黑匣子包装成为一个自行定义的IP模块，生成Astro所需的所有模型，即可以方便完成正向布局布线流程的纳入。

3.4 电源规划及设计

电源规划是给整个芯片设计均匀的、供电充分、满足长期工作可靠性的供电网络，并解决不同电压之间的隔离问题，其中主要包括电源环（Power Ring）和电源条线（Power Strips）规划。根据此芯片的功耗（300mW）及电源网络的电迁移、电压降方面的要求，采用了增加电源/地线宽度及供电引脚数量的常用方法。由于芯片是采用0.18 μ m 1P6M Salicide CMOS工艺，根据工艺线提供的参数可知高层金属较底层金属厚，方块电阻值小，承受电流能力最强，因此设计时主要选择了高层金属作为电源环。依照这个原则，水平方向放置Metal5，垂直方向放置Metal6，但为了进一步减小电源、地线网络上的寄生电阻及最小化由此带来的电源网络电压降问题，芯片环形主电源环水平方向采用了Metal3/Metal5叠层，垂直方向采用了Metal4/Metal6叠层的设计方法。在芯片内部每隔一定距离放置电源、地线的Strips，以减小到达晶体管上的电压降。将芯片的电源、地环连到电源/地 PAD 的VDD/VSSPAD 上，将 Strips连到主电源环上，将各个硬核的 Ring 连到主电源环上，用一系列与标准单元等宽的水平电源/地线将标准单元的电源/地与主电源环和 Strips 连接起来，就形成了芯片完整、密集的电源、地线供电“井”型网络。

为了更好地稳定电源、地线网络，在芯片设计过程中，我们自行设计了专门的片内去耦电容，片内去耦电容设计为标准单元形式，并生成布局布线工具所需要的EDA模型，纳入本芯片的Astro流程，与标准单元及其他宏单元一起完成自动布局布线，很好地保证了设计流程的可重复性，使芯片物理设计的反复迭代简单易操作。图2阴影部分为自动加入的片内去耦电容。

3.5 时钟树综合

时钟树综合是时序优化处理中最重要的一步，时钟树综合的目的是减小时钟偏斜和插入延时。在本芯片的时钟树综合中主要考虑了以下几点：

第一，要评价芯片时钟树综合的先后顺序。结合本芯片存在八路不同频率时钟的特点，我们评价了各路时钟进行时钟树综合的优先顺序，最终选择了把最重要的时钟放在最后综合的时钟树综合方案；

第二，在Astro中要明确时序参数及模型的设置；

第三，为时钟网络设置专门的布线规则。我们采用了2倍于正常设计规则的线宽规则作为时钟线的间距规则，以减小时钟和毗邻连线的耦合电容及由此带来的信号间串扰；

第四，选择具有相同上升及下降时间的Buffer/Inverter作为时钟树的驱动单元，便于更好地控制ClockTree上的偏斜及插入延迟；

第五，考虑RC参数的优先布线原则并进行线长优化等策略。

芯片中有多种工作模式，主要的两种工作模式是DFT模式与Function模式，DFT模式的优先级低于Function模式。时钟树综合时采用先综合低优先级时钟，再综合高优先级时钟的策略，即先综合DFT模式下的时钟树，再综合Function模式下的时钟树。前端设计人员把SDC文件分成DFT模式下的SDC文件和Function模式下的SDC文件，这两个文件分别导入以上两种工作模式。时钟树综合的流程示意图如图3所示。经过这种时钟树综合策略，综合后的时钟树便能很好地满足此SoC芯片严格的时序要求。

3.6 布线及优化

布线是继布局和时钟树综合后的一项重要工作，其目的是将分布在芯片内部的模块、标准单元和输入输出（I/O）单元按逻辑关系进行互联。在自动布线的过程中，被分为三个步骤，即全局布线（Global routing）、详细布线（Detail routing）和布线修正（Search & Repair）。全局布线速度快、时间短，如果布线发现问题，可以及时解决调整，从而节省时间。详细布线是布线的具体实现，在布线开始时选择布线修正功能，在详细布线完成发现有错误时，布线工具会自动去搜寻并修正错误。

3.7 串扰预防及实现

在0.18μm设计中，信号完整性分析已经必不可少。它要解决的首要问题就是串扰。设置串绕阻止选项可以在全局布线、Track 分配及详细布线阶段有效抑制大部分串扰现象。

本芯片设计时采用的串扰抑制方法还包括：

（1）控制电源网络噪声。通过加入片上（On-Chip Decoupling Capacitance）去耦电容等各种策略以最大限度降低芯片电源网络的噪声，具体做法已在电源规划小节中介绍过；

（2）增加信号线的布线间距；

（3）转换到另一层连线（图4）；

（4）缩短平行走线的长度（图5）；

（5）将关键信号线进行屏蔽等。

在此芯片中，时钟是频率最高的信号线，与其他信号线发生串扰的几率很大，所以通过有意增加时钟网络布线间距的方法，使时钟树这个大的噪声源本身的信号间噪声得到有效控制。通过利用工具内嵌功能进行串扰分析和控制、串扰修复的多次迭代，使全芯片噪声阈值（Noise Threshold）控制在小于0.35VDD（工具默认控制的阈值为0.45VDD）。

图5 缩短平行走线长度示意图

3.8 时序分析及控制

在芯片的设计中，时序控制一直是后端设计的重中之重。

但是在整个后端布局布线流程中，特别是时钟树综合、串扰分析及优化等流程都会影响芯片的时序。所以在每一个关键的阶段都要进行芯片时序的分析及优化，这些优化流程不能简单采用Astro提供的基本流程，必须结合电路特点具体情况具体分析。根据此芯片的实际情况，我们拟定时钟树综合阶段、布线阶段、串扰优化阶段都为时序必查阶段。经过以上步骤分析以后我们发现，还存在一些时序方面不满足的情况，我们在流程中采取了另外一种补救策略。

主要过程描述如下：首先在Astro完成布局布线及时序优化，将网表及寄生参数SPEF文件输出至静态时序分析工具PrimeTime中，由PrimeTime静态时序分析工具分析两种工作模式下的时序情况，如果出现建立、保持时间的违例，再将违例信息反馈至Astro中，借助Astro的内嵌工具在时序违例处加入修复单元，并进行ECO布线，完成后再次将网表及寄生参数SPEF文件输出至PrimeTime中，由PrimeTime工具分析。通过这个过程的反复迭代，直至满足芯片所需的100MHz工作时的时序要求。

4 结束语

本文介绍了采用Synopsys公司Astro后端工具对一款百万门级S oC芯片进行后端设计的过程，是笔者后端设计实践工作的一些经验总结。在后端设计过程中不能单纯靠利用工具来实现，而是要在整个芯片后端设计过程中紧密结合电路的具体特点，高度重视电源网络、时钟树、时序、串扰等各方面问题，同时必须认真分析和控制其他一些物理因素，如天线效应、电迁移、电压降等，找出针对芯片的具体解决方案方能设计出成功的芯片。

芯片采用0.18μm 1P6M CMOS工艺，在7.76mm×7.76 mm芯片尺寸内完成了一款用户定制的、工作频率为100MHz的百万门级SoC芯片的后端设计，流片后经过测试及板级应用验证，芯片的功能及性能完全满足用户要求。

［1］陈春章，艾霞，王国雄.数字集成电路物理设计[M].北京：科学出版社，2005.

［2］Weste NHE，Harris D. CMOS VLSI Design：A Circuit and Systems Perspective[M]. 2005.

［3］Wang Donghui, Yu Qian, Hong Ying, et al. SuperV Back-End Design Flow Based on Astro[J].IEEE, 2005.

［4］Synopsys User Manual[S].Astro User Guide.