吞除脉冲式数字锁相频率合成器的设计

陈 昶

（太原师范学院，山西 太原 030031）

吞除脉冲式数字锁相频率合成器的设计

陈 昶

（太原师范学院，山西 太原 030031）

文章介绍了通信系统中的吞除脉冲技术，然后分析了专用数字集成锁相频率合成器MC145152-2芯片的结构特点及应用原理，最后详细介绍了一种用MC145152-2芯片配合外置分频器MC12018构成吞除脉冲式数字锁相频率合成器电路的设计方法.

吞除脉冲；频率合成器；锁相环；MC145152-2

0 引言

频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率.为保证足够小的信道间隔和比较高的工作频率，可采用先进的吞除脉冲式数字锁相频率合成器.所谓“吞除脉冲”技术，就是采用高速双模前置分频器，根据模式控制电平的高低，来控制它的分频比为P或P＋1.摩托罗拉公司生产的MC145152-2芯片是一种先进的PLL可编程频率合成器，内部具有6位吞除计数器.这种PLL可编程频率合成器的稳定度和准确度与基准频率相当，无额外误差，在通信领域有广泛的应用.

1 PLL可编程频率合成器MC145152-2的结构及功能特点

MC145152-2摩托罗拉公司生产的一种并行码输入可编程的大规模数字PLL频率合成器芯片，内部具有6位吞除计数器，双端输出.下面结合芯片引脚图与原理框图简要介绍MC145152－2的功能，芯片封装引脚及原理框图图如图1所示.

图1 100－150 MHz5 k H步进频率合成器电路图

1）OSCin和OSCout引脚间接并联谐振晶体，作为基准频率.

2）Fin引脚即信号输入端，此输入端为压控振荡器输出频率经双模前置分频器的输出脉冲经交流耦合进入器件，对幅度较大的信号如标准的CMOS电平信号，也可以使用直流耦合.

3）RA0～RA2为参考地址输入端，用来控制分频器，通过12×8ROM参考译码器和12位÷R计数器进行编程，共有8种分频比可供选择，如表1所示.

表1 参考分频器真值表

4）N0～N9为10位÷N计数器的可编程输入端.其毎引脚内部有上拉电阻，引脚悬空时为1.

5）A0～A5为吞除计数器的可编程输入端，编程数预置双模前置分频器÷P或÷（P＋1）的次数.

6）LD端为锁定检测端，当环路锁定时即fR，fV同频同相时输出高电平，环路失锁时输出低电平.

7）MC为双模前置分频器控制端，由片内控制逻辑电路输出的模式控制信号控制外接的双模前置分频器实现模式变换.

8）ФR，ФV为鉴相信号输出端，输出环路误差信号.是否输出及输出脉冲宽度取决于鉴相器输入信号fR，fV的相位差.ФR，ФV，fR，fV，LD的波形图如图2所示.

图2 鉴相器 ФR，ФV，fR，fV，LD的波形图

2 吞除脉冲及MC145152-2工作过程

所谓“吞除脉冲”技术，就是采用高速双模前置分频器，根据模式控制电平的高低，来控制它的分频比为P或P＋1.工作时，前置分频器先按除“P＋1”方式工作，当吞除计数器计到预置状态后，转换成除“P”方式工作.当前置分频器完成一个工作周期后，又回到除“P＋1”工作状态.使用吞除脉冲技术可以大幅度提高工作频率，同时不会扩大频率间隔，因此被广泛应用于通信领域.

通过分析MC145152－2的原理框图及引脚功能，其具体工作过程为：基准频率振荡器信号经R分频器分频后形成fR信号.外接压控振荡器信号经双模前置分频器分频后的信号进入输入端fin，计数开始时，模控信号MC为低电平，前置分频器按P＋1模式工作，A计数器开始计数，计满后停止并使模控信号MC为高电平，则前置分频器按P模式工作，N计数器计数，计满后输出一个分频脉冲到鉴相器PD，此时一个计数周期结束.控制逻辑电路对计数器A和N重新装入分频数，模控信号MC回到低电平，前置分频器回到P＋1模式，开始下一个计数周期.总分频系数为：

则fV＝fVCO／（NP＋A）.fR信号和fV信号在鉴相器中鉴相，输出误差信号 ФR，ФV.然后 ФR，ФV经外接环路滤波器形成直流信号，直流信号再去控制压控振荡器的频率.当整个环路锁定后，fV＝fR且同相，fVCO＝fV（NP＋A）＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的频率.

3 100～150MHz5 k Hz步进频率合成器的设计

3.1 100～150MHz5 k Hz步进频率合成器电路的设计

100～150MHz5 k Hz步进频率合成器电路如图3所示.

图3 100～150 MHz5 k Hz步进频率合成器电路

在100～150 MHz5 k Hz步进频率合成器电路的设计中，数字PLL频率合成器选用MC145152-2，产生基准频率的晶振选用10.24 MHz的具有温度补偿的晶振；环路滤波器选用LM358运放与阻容元件构成有源比例积分滤波器；双模分频器选用MC12016芯片，其分频比为40／41，适应频率225 MHz；压控振荡器选用MC1648，其最高工作频率为225 MHz.

3.2 各部分的参数设置、外围电路的设计及元件参数的设定.

频率合成器MC145152-2的主要参数如下：

fVCO＝100～150 MHz；要求以5 k Hz步进，所以12位÷R计数器的分频比为2 048，RA0～RA2悬空，参考地址码为“111”，即fR＝10.24 MHz／2 408＝5 k Hz；MC12016其分频比P＝40，则其输出fVCO＝（40N＋A）5 k Hz.若编程选择N＝500～750，A＝0～63，则可满足fVCO＝100～150 MHz，5 k Hz步进输出的要求.

有源比例积分滤波器的元件参数设置如下：

有源比例积分滤波器的元件参数设置遵循下面2个公式：

式中ωn为环路自然谐振角频率，ωn值影响环路滤波特性和锁相捕捉时间，其值应远小于鉴相频率2πfR.ξ为锁相环路阻尼系数，取值范围通常在0.5～1.0之间.N为分频系数，KФ为鉴相器传输系数，KФ＝VDD／2π，VDD为电源电压.KVCO为压控振荡器传输系数.R1，R2，C为有源比例积分滤波器的电阻和电容，式中R1为图中的R1，R2，式中R2为图中的R3，R4，式中C为图中的C1，C2.

具体计算如下：

压控振荡器MC1648的外围元件选择如下：

使用双变容管可以获得更高的频率稳定度，本压控振荡器的变容管选用变容范围为6.8 p F～100 p F的MV2105.在MC1648电源和地之间接入100μF和0.1μF的低频和高频旁路电容以进一步稳定MC1648的工作.与第5脚相连的电阻和电容接为串联方式，使输出波形为方波.

4 结论

本文设计了一种具有吞除脉冲技术的集成锁相频率合成器电路，该集成锁相频率合成器由专用集成锁相频率合成器芯片MC145152-2与外置高性能VCO芯片MC1648及外置双模分频器芯片MC12016组成，具有输出100～150 MHz的频率范围，外部uP可编程步进5 k Hz控制功能，较低的相位噪声、很高的频率稳定度，与传统频率合成器相比，性能及应用范围有很大的提高.这种频率合成器电路在通信等领域有广泛的应用.

［1］Keliu Shu Edgar Sánchez-Sinencio CMOS PLL Synthesizers：Analysis and Design［M］.New York：Springer Science，2005

［2］张肃文，陆兆熊.高频电子线路［M］.北京：高等教育出版社，1993

［3］那文鹏，王 昊.通用集成电路的选择与使用［M］.北京：人民邮电出版社，2004

［4］黄智伟.锁相环与频率合成器电路设计［M］.西安：西安电子科技大学出版社，2008

Design of a Pulse Swallowing Digit Frequency Synthesizer

Chen Chang
（Taiyuan Normal University，Taiyuan 030031，China）

To introduce the pulse swallowing technology in communication system，then analyse structural features and application principle for dedication integration PLL frequency synthesizer chip MC145152-2 in the paper.In the end，the method is particularly described to design a kind of pulse swallowing digit PLL frequency synthesizer Circuit using chip MC 145152-2.

pulse swallowing；frequency synthesizer；PLL；MC145152-2

王映苗】

1672-2027（2011）03-0078-04

TN742

A

2011-03-18

陈 昶（1973-），男，山西太原人，硕士，太原师范学院讲师，主要从事嵌入式系统与通信研究.