基于PowerPC的机载数据采集系统设计

2013-08-14 02:13王树争陈强袁磊
计算机光盘软件与应用 2013年10期
关键词:数据采集

王树争 陈强 袁磊

摘 要:机载设备系统日益复杂,需要对设备的多种状态进行监测和控制,机载设备的功率越来越大,功耗设计也成为重要的考虑因素,论述了一种基于PowerPC的数据采集系统,通过介绍其系统结构、工作原理和系统验证等,证明具备上述特点的数据采集系统工作稳定、可靠,并具有通用性和可扩扩展性。

关键词:PowerPC;数据采集;FPGA

中图分类号:TP311.52

1 方案设计

随着机载设备系统的日益复杂,需要对设备的多种状态进行监测和控制,并且机载设备的功率越来越大,因此机载设备的功耗也成为机载设备设计中的重要的考虑因素。本系统中需要对16种状态信号进行采集、监测,信号频率小于30KHz,要求CPU的工作频率不小于600MHz,系统包含两路以太网通讯接口,供调试使用;此外,系统包含9路DA输出信号控制其他设备。

数据采集系统在整个工作系统中起重要的作用,主要用来实现数据的采集,数据的处理与系统任务的管理。数据采集系统的设计充分考虑了模块化和通用性,系统的组成框图如图1所示,由处理器模块,1片FPGA,A/D、D/A模块,串口通讯模块,以太网模块组成。A/D、D/A模块主要功能为对16路的模拟信号进行采集,进行模数转换,并且输出9路的模拟信号控制系统的其他模块。FPGA主要实现A/D、D/A模块的接口控制逻辑和HLP接口的译码逻辑,Flash、NVSRAM和RS422通信模块挂接在FPGA上,CPU通过FPGA进行访问。以太网模块用于系统的调试。

为了让系统平台具有很强的通用性,对于FPGA器件,选用了Xilinx公司的Spartan-3AN系列的XC3S400AN,其具有低功耗、高性能的特点,该芯片包含400K门,提供8064的等价逻辑单元(LE),400Kbit的RAM,并且内部集成4Mbit的Flash可以存储配置文件,对FPGA进行上电配置,从而简化FPGA的电路设计,增强可靠性。

系统的CPU选用PC7447A,PC7447A是Motorola公司PowerPC系列处理器中的第四代高性能、超标量处理器,主频为1GHz,具有处理能力强,功耗低的特点。PC7447A包含11个独立的执行单元和3组寄存器类,32KBytes指令Cache和32KBytes数据Cache,512Kbytes的L2Cache,32位或36位地址线,64位数据线,并集成功耗和热管理单元,支持JTAG接口的在线调试功能。

处理器的桥接器选用Tsi109,Tsi109的处理器总线时钟可达200MHz,支持60X总线和MPX总线,并且支持双处理器,存储器接口为64位数据宽度,频率最高200MHz,支持DDR2-400 SDRAM;支持32/64位、3.3V PCI接口,操作频率可达66MHz或配置为32/64位PCI-X接口,操作频率可达133MHz,提供多达7个PCI设备的仲裁电路;提供HLP(Host Local Port)接口,HLP接口支持4个片选,每个片选最大256MB;接口数据宽度8,16,32位可选。此外,Tsi109还提供2通道DMA控制器,消息管理单元,I?C控制器,可编程中断控制器,DDR2 SDRAM时钟产生电路;内部集成以太网接口,UART接口等。

2 硬件设计

2.1 处理器电路设计

PC7447A内核电压为1.1V,IO电压由上电复位时采样BVSEL的状态来决定。当BVSEL=0时,IO电压为1.8×(1±5%)V;当BVSEL=HRESET或OVDD时,IO电压为2.5×(1±5%)V。因为桥接器Tsi109的处理器接口电压为1.8V,所以设计中将BVSEL管脚下拉,CPU的IO电压配置为1.8×(1±5%)V。PC7447A的内核电源由LTM4600提供,PC7447A的AVDD电源为时钟锁相环的电源,为了确保内部时钟的稳定,AVDD电源必须经过滤波,并且采用表面贴装器件靠近AVDD最近放置。Tsi109提供给PC7447A的时钟为100MHz,通过PC7447A内核的PLL配置管脚,配置PC7447A内核频率为750MHz。

Tsi109桥接器核心电压为1.2V,处理器接口电压为1.8V,DDR2-400 SDRAM的接口电压为1.8V,其他接口电压为3.3V。Tsi109的内核电压由LTM4600提供,DDR2的1.8V接口电压由TI公司的DDR2专用电源芯片TPS51116提供。Tsi109桥接器的HLP接口挂接Flash存储器作为系统的程序存储设备,Flash选用Spansion公司的S29GL256N11TFI010,其存储空间为256Mbit。

系统的复位电路由Maxim公司的MAX706提供。系统的复位电路如图2所示。上电后,FPGA加载逻辑,DONE信号为低电平,MAX706复位输出管脚为低电平,整个模块处于复位状态;逻辑加载结束,DONE信号变为高电平后,MAX706的复位输出管脚在延迟200ms后变为高电平,整个模块处于正常工作状态。另外,系统提供软复位功能,通过软件写寄存器方式复位PC7447A。

2.2 时钟设计

TSI109内部集成时钟发生电路,利用单个的输入时钟,可以分别产生处理器接口、存储器接口、PCI接口和内部逻辑单元所使用的时钟。

系统的时钟设计框图如图3所示。利用33MHz的晶振提供Tsi109所需的输入时钟,通过Tsi109的PLL的配置管脚,配置Tsi109的处理器时钟频率为输入时钟的3倍,由Tsi109内部的时钟发生电路产生1路同步时钟,即100MHz供PC7447A使用,产生8路同步时钟(典型为200MHz)供DDR2 SDRAM使用,产生1路66MHz时钟供PCI设备(PCI9056)使用。

2.3 模拟电路设计

系统包含16路A/D转换电路,A/D转换芯片选用ADI公司的AD976A,输入电压范围为±10V,转换精度为16位,方便与处理器的。AD976A采样速率可达200KSPS,采用单5V 电源供电,最大功耗100mW,可选内部或外部的2.5V参考电源,本系统为了提高转换精度,采用AD780为AD976A提供+2.5V参考电压。系统采集的模拟信号的频率不大于30KHz,为了得到更准确的采集数据,需对对模拟信号进行采样预处理,系统采用由运算放大器组成低通滤波电路对模拟信号进行整形、滤波,为了减少信号的传输的损失,经过电压跟随器进入AD976A进行模数转换,AD976A提供16位数据总线接口,可直接与处理器接口相接,AD976A通过FPGA挂接在Tsi109的HLP接口上,由于AD976A的接口电平为5V,FPGA的IO电平为3.3V,故用驱动器IDT74LVCH16245A进行电平转换。

系统包含9路模拟量的输出接口,输出电压范围为±10V,由9片16位D/A转换器AD7846构成。AD7846可以提供16位的采样精度,1路模拟量的输出,AD7846通过FPGA挂接在Tsi109的HLP接口上,CPU通过HLP接口将数据送入各自的DAC,进行D/A转换,经过由运放OP200组成的低通滤波器,输出±10V的模拟量。AD7846的R/W管脚上拉,CLR_L管脚下拉,保证在上电过程中AD7846输出电压为0V。AD7846的差分参考电压为±5V,由高精度电压参考芯片AD588提供, AD7846的接口电平为5V,FPGA的IO电平为3.3V,故用驱动器IDT74LVCH16245A进行电平转换。

为了保证A/D,D/A模拟电路的正常工作,避免数字电路的噪声干扰,EDA设计应遵循以下原则。

(1)布局布线原则。元器件布局将模拟电路部分与数字电路部分器件分开放置,模拟信号在电路板所有层的模拟区内布线,而数字信号在数字电路区内布线。

(2)电源和地的处理。将混合信号电路板上的数字地和模拟地分割开,以实现数字地和模拟地之间的隔离。

3 逻辑设计

3.1 Flash接口逻辑设计

Flash通过FPGA挂接在Tsi109的HLP接口上,由于HLP接口的地址与数据为复用的,并且Tsi109是采用大端模式,而Flash采用小端模式。所以,在FPGA中实现HLP接口的地址周期与数据周期的分离,并且将地址信号、数据信号反接到Flash上,从硬件上实现端模式的转换,从而减少软件的复杂度。HLP接口的读、写时序分别如图4、图5所示。通过时序图可以看出在HLP_LE信号的下降沿,HLP_AD信号线上为地址周期,所以FPGA在HLP_LE信号的下降沿锁存地址信号,作为Flash的地址信号,实现CPU对Flash的正确访问。另外,存储BOOT程序的Flash的片选地址,应该覆盖PowerPC的复位向量地址0xFFF00100,保证系统上电时,CPU能正确的运行Falsh中从0xFFF00100地址开始的上电引导程序。

3.2 AD接口逻辑设计

AD976A有两种控制模式,系统采用的转换模式的时序如图6所示。该模式通过R/C信号来控制转换及输出数据的读取过程。在这一模式中,R/C信号的下降沿必须比CS脉冲(脉冲宽宽40ns)至少提前10ns送到模数转换器的输入引脚,一旦这两个负脉冲到来,BUSY信号将变为低电平,BUSY信号有效时间大约4μs,4μs后BUSY信号变为高电平,整个转换完成,这时数据线D0~D15上的数据即为有效转换结果。对于30KHz的信号,每个信号周期最多采集200/30=6.67个点。

3.3 软件设计

系统的采集通过上层软件进行控制,系统的数据采集流程如图7所示。上层软件通过写A/D通道选择寄存器来选择16路中要采集的模拟信号,然后再写A/D转换寄存器来启动A/D转换器进行A/D转换,最后再从A/D转换结果锁存器中读取A/D转换结果。由于A/D转换器从启动转换到转换结束需要5μs的时间,所以在启动A/D转换后需要等待5μs后才能读取A/D转换值。为方便A/D转换值的读取,在A/D转换结束时,发出A/D中断信号指示A/D转换的结束,在设计中采用BUSY信号的上升沿触发中断,CPU执行中断服务程序来读取转换数据。

4 系统验证

本文介绍分析了一种基于PowerPC的数据采集系统的软、硬件设计,目前已经在某系统上获得良好应用,数据采集系统工作稳定、可靠。由于该数据采集系统具备高运算量、高数据吞吐量的同时,也具有灵活性、通用性和可扩展性等多项优点,也可以满足其他领域的应用需求。

作者简介:王树争(1984.10-),男,河南省新乡市人,硕士研究生,中航工业西安航空计算技术研究所,助理工程师,研究方向:嵌入式处理系统;陈强(1984.10-),男,山西省忻州市人,本科,西安新宇航空维修工程有限公司,助理工程师;袁磊(1984.9-),男,辽宁省营口市人,中国人民解放军66070部队,硕士研究生。

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