一种片内集成飞电容的自适应开关电容DC-DC

一种片内集成飞电容的自适应开关电容DC-DC

魏榕山,代明

(福州大学 物理与信息工程学院,福建 福州350116)

摘要提出一种电容片内集成、高效率升压模式的DC-DC电源管理芯片,较普通结构相比,文中提出的电路结构具有6组2×,3组3×,2组4×升压模型共11种工作模式,并具有低纹波等优点。通过MIM电容与积累型NMOS电容串联的方式,提高单位面积容值,使得总电容面积大幅减小。采用SMIC 0.18μm CMOS工艺,利用Cadence工具对电路进行仿真验证,所提出自适应开关电容升压电路,在输出电压为3 V时,其效率最高可达到83.6%。在开关频率为20 MHz时,输入电压范围为1～1.8 V,所需总片内集成电容总面积为900 μm×900 μm,输出电压纹波<40 mV。

关键词DC-DC;高效率;集成电容

收稿日期:2015-02-20

基金项目:国家自然科学基金资助项目(61404030)

作者简介:魏榕山(1980—),男,博士,副教授。研究方向:微纳电子器件与集成电路设计。E-mail:wrs08@fzu.edu.cn。代明(1988—),男,硕士研究生。研究方向:集成电路设计。

doi:10.16180/j.cnki.issn1007-7820.2015.09.019

中图分类号TN63+.1;TN713+.92

An Auto-reconfigurable Switched-capacitor DC-DC with On-Chip Fly-Capacitor

WEI Rongshan,DAI Ming

(College of Physics and Information Engineering,Fuzhou University,Fuzhou 350116,China)

AbstractA high-efficiency boost mode electronic power management chip with on-chip capacitor is proposed.Compared to the conventional structure,the presented circuit has 11 patterns:six groups of 2×,3 groups of 3×,and 2 groups of 4× booster modes.It also has the advantage of low-ripple and so on.The chip size is greatly reduced by using MIM capacitance and accumulation NMOS capacitance in series,which increases the capacity value per unit area.The proposed circuit is implemented using SMIC 0.18 μm CMOS process.The Cadence simulation results show that the efficiency is up to 83.6% when the output voltage is 3 V.When the switching frequency is 20 MHz with the input voltage from 1 V to 1.8 V,the area of overall capacitor integrated on chip is 900 μm×900 μm and the output ripple is less than 40 mV.

KeywordsDC-DC;high-efficiency;on-chip capacitor

近年来随着便携式产品的快速发展,对电源管理芯片提出了越来越高的要求,而开关电容型DC-DC具有结构简单、高效率、易于集成、小尺寸等优异性能已广泛应用于便携式产品,与此同时,一些小体积产品对芯片尺寸提出了苛刻的要求,由于电感占用面积大,难于高集成度,所以开关电容型DC-DC在此类产品及片上系统得到了更充分的利用[1]。

开关电容型DC-DC的几个重要参数:转换效率、功率密度、输出电压纹波、轻负载效率;这些指标衡量电源管理芯片的成本以及经其转换后电源的干净程度、设备使用时间等[2]。

开关电容升压电路有多种结构,文献[3]采用的结构,在1.5×时有一个电容未使用,2×时有两个电容未使用,这将会使电容利用率降低,造成芯片面积的浪费。文献[4]设计了一种多种升压模式电路,但其无法实现单元化,在绘制版图及电路模块化时将无法实现。本文研究和设计了一种高效率、高功率密度、低纹波、具有高轻负载效率的电源管理芯片,通过脉冲宽度调节方式达到稳定输出电压的目的。本文提出的电路与普通结构相比,结构可以充分利用每一个电容,以达到节省芯片面积的目的,且实现了电路结构单元化,易于版图绘制及电路模块化设计,适用于片内集成电容的开关DC-DC的设计。使得电路具有高效率、高功率密度、高轻负载效率、低纹波的特点。

1电路设计与分析

1.1　传统开关电容型DC-DC电路

传统开关电容型DC-DC电路如图1所示,其工作在两倍(2×)模式时,只有C3电容工作提供为输出电容及负载供电,而C1和C2则不工作;3倍(3×)模式时,C2和C3电容工作,而C1不工作;4倍(4×)模式时,C1、C2和C3都工作。由于两倍和3倍模式,电容未充分利用,此种结构不适用于片内集成飞电容,会直接引起成本上升,且在轻负载时纹波较大。

图1　传统电容型DC-DC电路结构

1.2　本文电容型DC-DC电路

本文所提出的DC-DC电路结构如图2所示,与传统结构相比,在总电容容值不变的情况下,将传统结构使用的3个电容拆分6个相同容值的电容C1～C6,这样可组成6个相同电路单元,每个单元由4个开关和一个电容组成,其中每个单元中S1、S2、S3为PMOS功率管,S4为NMOS功率管;电容通过MIM电容叠加积累型MOS电容来实现,使得单位面积电容容值较MIM提高了8倍,由此可进一步减小芯片面积。

图2　2×/3×/4×电容型DC-DC电路

通过控制每组电荷泵开关的导通或关断,根据输出负载的大小,其自动选择相应的工作模式,此结构共由29个开关,6个电容组成。其优点是:轻负载下,文中只需开一个模式,这样可关闭其余开关,以达到保持较高的效率、且具有较小纹波的目的,例如在输入电压满足两倍工作模式且负载较轻时,仅使用一个2×电荷泵;当负载加重时,可选择2个2×电荷泵或3个2×电荷泵等,余下以此类推。

2.3　电路性能分析

开关电容电路等效模型如图3所示,N·Vin是升压倍数与输入电压的乘积,Vout是所需要的输出电压,Cout和RL分别为输出电容与负载等效电阻。Rdrop为开关电容电路等效电阻[5]。可得到

Vout=N·Vin-Vdrop

(1)

其中,Vdrop为负载电流过电阻Rdrop上产生的电压降,因此需要已知Rdrop与哪些因素有关。

图3　开关电容电路等效模型

下面以两倍模式为例进行分析,如图4所示。其中τ=2RC,T为开关的导通时间。

图4　2×电荷泵

相位I到相位II变换,电容C1两端电压变化量为

(2)

由于充电相位与放电相位的飞电容都为C1,此时相位I到相位II的输出电流相等,其为

(3)

由式(3)可得

(4)

由式(4)可得出等效电阻Rdrop

(5)

2.3.1效率的分析

上述过程中的总功耗损失为

(6)

此工作过程可分为两种情况进行说明[5-7]:

(1)传输电容上的慢开关损耗(Slow-Switching Loss,SSL)。传输电容上的慢开关损耗主要是因为飞电容上的电压周期性充放电,引起飞电容两端电压周期性波动从而引起能量的损失,并且当开关频率较低时,此损耗越大,将此等效为与飞电容相关的等效电阻(即T≫τ时),此时损失的功耗主要体现在流过这个等效电阻而产生的功耗并占主导地位;其余的能量损耗忽略不计

(7)

(2)传输电容上的快开关损耗(Fast-Switching loss,FSL)。此时飞电容等效电阻较MOS开关导通电阻Ron相比,飞电容等效电阻已较小,其损失的功耗可忽略,而MOS开关等效电阻上面的损失的功耗占主导地位(即T<<τ时)

Ploss∝Ron

(8)

可得到Rdrop与开关频率fs的关系[8-9],如图5所示。

图5　R drop频率f s的关系

Rdrop与频率和电容大小成反比,由于设计是片内集成,考虑成本问题,不应增大电容C来减小Rdrop;而是应该增加频率fs,减小Rdrop,从而减小功率损失。

当频率fs较高时

Rdrop=RFSL=pRon

(9)

频率继续增加,Rdrop也不会下降,而时钟信号对MOS开关栅电容进行充放电,将引起功耗损失的增加,其功耗

Pswitch∝fclk·W·L

(10)

电荷泵的效率η及Rdrop上的功耗Pdrop分别为

(11)

(12)

因此,将SSL与FSL进行折衷处理,如图5所示。fc是要设计的拐角频率,即一个时钟频率,将会有一个最优的开关尺寸与之对应,达到效率最高点。

2.3.2MOS开关导通阻抗

当MOS管工作在线性区时,其导通电阻可由下式表示

(13)

其中,PMOS管的衬底应特别考虑,若衬底电位同时低于栅端和漏端,则会引起Latch-up,若将其衬底连接至电路最高电平时,将会引起衬偏效应,由于VTH

(14)

可知VTH增加,导致Ron增加,因此改进措施是PMOS衬底连接源端和漏端电压较高的一端,如图6所示。

图6　衬底选择电路

2.3.3输出电压纹波

输出电压纹波是泵电容周期性地对负载电容Cout充放电及Cout对负载放电而引起的,其大小影响后续电路的性能

(15)

IL∝CF

(16)

其大小与时钟频率成反比,与飞电容大小成正比。

综合以上分析,Rdrop上损失的功耗与时钟频率fclk及飞电容C成反比,纹波与飞电容C成正比,而开关上的功率损耗Pswitch则与fclk及开关面积成正比,所以可得出结论:提供相同负载电流下,较大的飞电容,有利于提升效率,但意味着面积较大,浪费成本;而电容值太小,意味着较高的频率,较小的开关电阻,但也有相应的大开关损耗,所以要在效率与面积之间进行折衷处理;而本文所提出的结构在两倍模式下,当负载电流较小时,只需使用2×1模式,此时开关比传统结构小1倍,在3倍模式时较传统结构电容利用率高1倍,即时钟频率可降低1倍,这样开关上的损耗就会随之降低。

3结果与分析

采用SMIC 0.18 μm CMOS工艺模型,利用Cadence工具对本文设计的电路进行仿真,仿真结果表明:在固定输出电压Vout=3 V,在不同输入电压Vin=1～1.8 V下,电路最高效率为83.6%。该电路电压波纹的仿真结果如图7所示。从图中可看出,该结构纹波最大不超过40 mV。表1给出了所设计芯片的各项性能指标参数,表明其具有较小的纹波和较高的电容功率密度等优点。

图7　电路的电压纹波仿真波形

工艺片内电容面积片外电容开关频率效率(Max)最大负载电流输入电压输出电压输出电压纹波电容上功率密度0.18μmCMOS900μm×900μm460nF20MHz83.6%15mA1～1.8V3V<40mV20mW/mm2@Vin=1.8V,Vout=3V

4结束语

本文通过分析传统升压电容DC-DC的基本原理,在适用于片外电容的传统DC-DC电路的基础上进行改进,提出了一种适用于片内集成飞电容的开关电容型DC-DC电路结构。通过仔细分析对效率、纹波、功率密度、芯片成本的影响因素,设计了一种单元化适用于片内集成电容的电路结构,较好地提高了能量转换效率,并且具有较小的纹波和芯片面积。采用SMIC 0.18 μm CMOS工艺模型,利用Cadence工具对电路进行仿真验证,仿真结果表明输入电压从1～1.8 V时,芯片最高能达到83.6%的效率,输出纹波<40 mV。

参考文献

[1]Gray P,Hurst P,Lewis S,et al.Analysis and design of analog integrated circuits[M].Newyork,USA:Wiley,2001.

[2]Bergveld H J,Kruijt W S,Notten P H L.Battery management systems:design by modelling[M].Massachusetts,USA:Kluwer,2002.

[3]Guo R.High efficiency charge pump based DC-DC converter for wide input/output range applications[D].NC,USA:North Carolina State University,2010.

[4]Zhang X,Lee H.An efficiency-enhanced auto-reconfigurable 2x/3x SC charge pump for transcutaneous power transmission[J].IEEE Journalon of Solid-State Circuits,2010,45(9):1906-1922.

[5]Makowski M S,Maksimovic D.Performance limits of switched-capacitor DC-DC converters[C].Atlanta,USA:26th Annual IEEE Power Electronics Specialists Conference,1995:18-22.

[6]Seeman M,Sanders S R.Analysis and optimization of switched-capacitor DC-DC converters[C].Newyork,USA:10th IEEE Workshop on Computers in Power Electronics (COMPEL),2006:16-19.

[7]Villar-Piqué G,Bergveld H J,Alarcón E.Survey and benchmark of fully integrated switching power converters:switched-capacitor versus inductive approach[J].IEEE Transactions on Power Electronics,2013,28(9):4156-4167.

[8]Arntzen B,Maksimovié D.Switched-capacitor DC/DC converters with resonant gate drive[J].IEEE Transactions on Power Electronics,1998,13(5):892-902.

[9]Seeman M D,Sanders S R.Analysis and optimization of switched-capacitor DC-DC converters[J].IEEE Transactions on Power Electronics,2008,23(2):841-851.