高精度低功耗12-bit SAR ADC设计

上海交通大学微纳电子学系 梁卓君 李永博 杨 晓

高精度低功耗12-bit SAR ADC设计

上海交通大学微纳电子学系 梁卓君 李永博 杨 晓

模数转换器（ADC）是一种将连续物理量（通常为电压）转换为代表量化幅度的数字量的器件。随着电子技术的发展，集成电路成为人类社会的基础。集成电路大部分为数字电路，而自然界信号为模拟形式，因此ADC的所用十分重要。借由大学生集成电路设计大赛平台，我们设计了一款12-bit SAR ADC，它拥有低于100μA 的电流消耗和250KB/s的采样速度。文章还包含了这款ADC的版图设计。

SAR ADC；低功耗；高精度

一、设计作品整体说明

本参赛组的作品为12-bit SAR ADC的设计，ADC主要有四个部分组成：采样保持模块（S&H模块）、比较器模块（Comparator模块）、数模转换器模块（DAC模块）、控制逻辑模块（Control logic模块）。

图1 电路顶层模块的控制及连接关系

我们设计的12bit SAR ADC中，采样保持模块采用了互补的栅压自举结构，比较器采用了改进的动态比较器结构，DAC模块采用了共模向下原理的非桥式电容结构，控制逻辑模块共模向下的异步结构。

经过前仿，电路在五个工艺角tt、ss、ff、sf、fs下所达到的性能如下表所示，电路性能以SNR（信噪比）、ENOB（有效位数）及i（总直流电流）、INL、DNL来表征。

表1 电路不同工艺角下性能

二、原理图设计说明，电路图，仿真波形截图

根据各个模块的功能设计原理图，完成功能性仿真并不断调整完善。各个模块的功能介绍、电路结构及前仿波形如下。

1.采样保持模块（S&H模块）

采样保持模块主要完成依据控制信号对输入信号进行周期性采样，将采样后的电平进行保持并输入到后续的比较器模块，进行后续的比较与判决。

图2 采样保持电路原理图

表2 采样保持电路详细参数

S&H单测ENOB达到11.5以上，SNR达到70.96以上，电流为2.34uA。

2.比较器模块（Comparator模块）

比较器模块的主要功能是依据控制信号对两个输入电平进行比较判决，其主要完成对采样保持模块采样的数据与DAC生成的标准信号进行数次比较，从而达到使其不断逼近的目的。比较器结构采用了改进的动态比较器结构，功耗较低且比较速度较快，可以在10ns内完成比较。

图3 比较器原理图

表3 比较器详细参数

3.数模转换器模块（DAC模块）

数模转换器模块主要功能是依据控制信号提供的12-bit数字位数，通过一系列电容阵列将数字信号转换成模拟信号，并将模拟信号输入到比较器中进行比较与判决。

图4 数模转换器模块原理图

表4 数模转换器详细参数

上述电容的实现中，由于0.18工艺的限制，小电容采用电容串联的方式实现，大电容采用电容并联的方式实现。

4.控制逻辑模块（Control Logic模块）

控制逻辑模块是SAR ADC中最重要的模块之一，它连接着其他的所有模块，控制着整个电路的时序与逻辑。控制逻辑模块通过一系列的控制信号控制着采样保持模块、比较器、数模转换器的通断与时钟周期，在每一个采样周期内，它通过对比较器的输出结果进行判决，在下一个时钟周期生成一个新的DAC输入信号与采样的信号进行比较，从而使得输入的模拟信号能够一步步逼近理想的数字信号。本次控制逻辑模块采用异步逻辑结构，相比同步逻辑结构拥有更快的处理速度和更低的功耗。控制DAC的方式采用共模向下，这样的目的也是为了进一步减小功耗。

图5 控制逻辑模块原理

表5 控制逻辑模块详细参数

控制逻辑模块中最关键的子模块是DFF的搭建。

图6 DFF模块原理图

表6 DFF模块详细参数

5.系统整体仿真

图7 电路原理图

图8 前仿结果

其中，第1,2行的信号表示差分输入的两个信号电平值，这两个信号值经过采样保持电路的采样后输入比较器中，与DAC的输出值进行比较与判决，比较器的结果输入控制逻辑模块中进行进一步的判决并生成下一个周期的控制信号。

图9 放大后的前仿波形

放大后的波形图可以比较清晰地看出每个周期中信号的变化关系。第3行信号表示每个周期后信号的变化关系，从图中可以看出，随着时间的推移，两个信号不断逼近，这样经过12个周期后，采样的模拟信号最终转化为数字信号，此波形体现了SAR ADC的工作模式。第4行信号表示比较器的输出结果，与第三行信号相对应，若正输入端信号大于负输入端信号，则比较器输出为1，反之输出为0。

将前仿波形进行采样并输出到MATLAB中进行处理，可以算出各个工艺角下的电路性能。电路性能用SNR（信噪比）、ENOB（有效位数）、i（总直流电流）、INL、DNL来表示，将各个电路性能参数汇总如表7所示：

表7 电路性能参数

对SAR ADC输出的数据进行分析，将其波形还原后的频谱图如图10所示。

图10 SAR ADC波形还原频谱图

为了方便计算和操作，采样频率为250k，同时为了符合采样公式，对输入频率进行了修改为97.9004k 近似100K 对结果不会有很大影响。通过频谱图可以看出，还原后的波形的频率就在97K左右。

图11 DNL结果

三、版图设计说明

1.采样保持模块（S&H模块）

S&H电路中有两个晶体管的body端需要连接到drain端，较为特殊。其中的NMOS需要置于deep N-well中，PMOS由于body电压不是VDD，不能与其它PMOS放于同一个N-well中，也需要单独放置。

图12 采样保持电路版图

2.比较器模块（Comparator模块）

比较器模块的电路中，PMOS和NMOS分列上下两半，因此画版图的过程中将PMOS和NMOS上下排列，便于绘制n-well：

图13 比较器版图

3.数模转换器模块（DAC模块）

DAC模块电路采用了单位电容改变Multiplier的数值以改变电容值。从两个单位电容串联形成最小电容开始，到16个Multiplier为64的单位电容并联而成最大的电容，因此在绘制版图时，以64个单位电容为一行，根据需要，将行与行之间并联达到所需要的电容值。这样便于将DAC模块画成正方形。

图14 数模转换器版图

4.控制逻辑模块（Control Logic模块）

控制逻辑中的与门、D-Flip-flop和延时单元采用封装后的模块，这样可以实现相同单元的复制，从而减少版图绘制的复杂度。

图15 控制逻辑版图

图16 与门版图

图17 D-Flip-Flop版图

图18 延迟单元版图

5.版图整体

版图面积：2572*779 um2。

图19 版图整体结构

四、DRC&LVS 报告

1.DRC检验

采用CSMC018_mixRF_sali_m6_argusDRC.rul规则文件进行检验，只有density错误出现，可以后期加dummy解决，故视为检验正确。

图20 DRC检验结果

2.LVS检验

采用CSMC018_mixRF_sali_argusLVS.rul规则文件进行检验，检验结果通过。

图21 LVS检验结果

五、创新点及实用性

采样保持电路采用栅压自举结构，保证开关晶体管电导的恒定，并且采用传输门互补结构，抵消沟道电荷注入效应和时钟馈通效应的影响，从而使得电路功耗较低，精度较高。为了达到低功耗的要求，控制逻辑模块特地采用了异步结构而不是同步结构，同时，DAC模块也采用了共模向下而非共模不变的方式。同时，我们设计了一种特殊的延时单元，由四个特殊参数的反相器构成了8ns的延时，从而满足各个模块之间的配合。同时，比较器模块采用了优化的动态比较器结构，能在很短的时间内比较出结果，并且精度较高。

六、设计过程总结

设计的开始阶段，我们查阅了很多关于SAR ADC的论文文献，了解了SAR ADC的基本原理与工作模式；随后我们依据所查阅的资料结合所学理论知识将整个SAR ADC电路分为采样保持模块、比较器模块、数模转换器模块、控制逻辑模块四个部分，分别搭建了这些子模块的电路并将这些子模块组合成一个整体电路进行功能仿真，在仿真过程中遇到的问题需要我们对各个子模块的逻辑与时序关系进行一系列的调整，也使我们对整个电路协同工作的模式与整体功能的运作更加熟悉；经过无数次的仿真与修改，获得了最优的电路原理图之后，我们用Aether软件进行版图的绘制，一开始版图出现了很多杂乱的错误，经过认真的学习与研究，我们一步步克服了问题，最终完成了整个12-bit SAR ADC的设计。

[1]Franco Maloberti,Data Converters,Xi AN JIAOTONG UNIVERSITY press.2013.7.1

[2]W. Miaorong, “A 9 ENOB 43 MS/s and A 9.12ENOB 26 MS/s 10-bit SAR ADC in 0.18um”, Shanghai Jiao Tong University, June. 2015.

[3]Geng Wenliang, “Analysis and Realization of Low Power ADC for Biological Signal Acquisition”, Shanghai Jiao Tong University, Jan. 2014.

[4]Qiulu Liang,10-bit High Precision Low Power SAR ADC Design Research [D].Beijing Jiao Tong University,2014.

[5]Le Hao, Design of 12-bit SAR ADC Based in Low Voltage and High Precision [D].Beijing Jiao Tong University, 2008.

[6]Chonglin Tang, Structure Design and Control Technology of Ultra-low Power SAR ADC [D].Xidian University, 2008.

[7]Fule Li,Design of Successive Approximation ADC,Tsinghua Microelectronic department, 2012.

[8]Tianting Zhao,CMOS 12-bit 125ksps fully differential SAR ADC [D].Nankai University, 2004.

[9]Yintang Yang,Xingyuan Tong,Zhangming Zhu,Xuguang Guan, A 10-bit 200kS/s 65nm CMOS SAR ADC IP Core[J].Journal of Electronics & Information Technology,2010,12:2993-2998.

An analog-to-digital converter (ADC) is a device that converts a continuous physical quantity (usually voltage) to a digital number that represents the quantity’s amplitude. With the development of electronic technology, integrated circuits become the base of human society. Because most of the integrated circuits are digital, while the natural signal is analog, the ADC plays an important role. We designed a 12-bit SAR ADC with a current consumption under 100µA and a sampling rate of 250KB/s. The layout of this SAR ADC is included.

SAR ADC, low power consumption, high accuracy