应用于LCoS时序彩色显示的DDR2 SDRAM控制器的设计

王长森+黄嵩人

摘要：提出了一种应用于LCoS时序彩色显示的DDR2控制器的设计，控制器基于AMBA AHB-Lite3.0协议，目的为提高系统带宽。分析了LCoS空间彩色转时序彩色的硬件架构，通过将一帧的RGB数据存储到SDRAM的一个bank里，再通过从bank的不同位置依次读出R＼G＼B数据，这样就完成了图像数据显示方式的转化。接着通过软件平台和硬件平台的测试，验证了控制器系统的稳定性和图像数据转化的正确性。

关键词：时序彩色；硅基液晶显示；控制器；RGB

中图分类号：TP273 文献标识码：A 文章编号：1007-9416（2017）11-0003-03

1 引言

随着液晶显示技术的不断进步，LCoS（Liquid Crystal on Silicon）技术将成为21世纪最具潜力的显示技术。LCoS芯片是一种基于硅基液晶微显示技术的显示驱动芯片，常用于便携式移动电子设备中，具有低功耗和高分辨率的优点。

RGB空间彩色显示是目前LCoS芯片最常用的彩色显示方式，使用红、绿、蓝三原色的亮度来定量表示颜色，是以RGB三原色光叠加来实现混色的方式。三种颜色所占比例不同，得到的颜色就不同。变换混合的比例，就会得到各种各样的混合效果。任何一种颜色用RGB颜色空间中的一个像素点表示。RGB空间彩色的缺点在于R、G、B这3个分量的高度相关，即如果一个像素点的某一个分量发生了一定程度的改变，那么这个颜色很可能要发生改变。对于LCoS时序彩色来说，首先将输入的一帧完整的RGB彩色图像分离成RGB三个单色子场，依次写入液晶屏。与此同时，在每帧单色子场有效数据完成写入和LCoS液晶完成响应之后，点亮对应的LED光源，从而完成RGB单色图像的依次显示，只有帧率足够高，由于人眼的视觉暂留特点，感受起来就是稳定的彩色图像。相比于空间彩色显示，在同样的显示屏上分辨率更高，显示芯片的功耗更低。为了将RGB彩色图像分离成R、G、B三个单色子场，我们在LCoS显示芯片中嵌入了DDR2 SDRAM（以下简称DDR2）控制器的设计。

2 DDR2控制器的系统方案

2.1 整体结构

片外的DDR2作为单片LCoS芯片的缓存，起着非常重要的作用。控制器将外部输入的图像数据按帧写入DDR2中，按照要求控制读地址从DDR2中分红、绿、蓝帧子场读出数据。为了连接片外的DDR2和间接控制它，我们在显示芯片内部嵌入了DDR2控制器的设计。

DDR2控制器要完成的功能：

（1）产生对DDR2的读/写命令和地址，并将它们缓存在各FIFO中，随时供DDR2控制器调用，由AHB master提供。控制器系统接收的时钟、数据信号由mipi接口或者RGB接口给出。

（2）对DDR2进行直接控制，将AHB master产生的命令进行译码，产生读/写/刷新等一系列操作，对DDR2发出的各种命令要符合特定的时序要求。在上电时必须完成对DDR2的初始化工作。

（3）建立用户与DDR2的数据通道，在DDR2和用户接口之间传递需要写入或者读出的数据，并且调整对应读/写操作的DQS信号时序，使其满足DDR2的要求。

（4）對DDR2中读出的数据进行缓存，由于直接读出的速度非常高，直接返回数据会对后段数据处理产生很大的压力，因此需要进行缓存之后才送到后续处理。

DDR2控制器主要由5部分组成：低功耗切换模块、数据接口模块、寄存器接口模块、控制器core模块、物理层模块。图1是控制器的结构示意图：其中红色的时钟信号（clk_x）为扫描链测试（DFT）模式下才启用。

2.2 关于扫描链测试（DFT）信号的说明

DDR2控制器的代码层次是带扫描链测试逻辑的，I/O模块留出了scan_en、scanmode、scanin、scanout几个信号的输入输出。使用该芯片是选择工作在DFT模式还是正常工作模式下，通过外部管脚控制，将这几个信号输入到不同的功能模块中，实现DFT模式。现在我们不做DFT，就需要把外面的控制接成固定值，使其始终工作在正常模式下。即在asic顶层，将上述四个信号悬空（正常模式）。

3 DDR2控制器的设计

3.1 工作模式切换模块

在高性能SoC（System-on-Chip）中，动态功耗占据整体功耗的绝大部分，时钟门控技术是降低电路动态功耗十分有效的方法，而动态时钟门控技术可以在此基础上获得更低的动态功耗。当控制器在运行过程中出现空闲状态（idle），或者需要将其转换为低功耗模式的情况下，该模块通过设置低功耗或者自刷新（SR）模式来切换工作状态。一般状态切换时会经过几个时钟周期，以使控制器能够从当前的状态首先切换到normal状态，然后再切换到新的状态。

其中当启用dft模式时，动态时钟门控模块用来产生该模式下需要的时钟信号。该模块的数据流程如图2所示。

3.2 数据接口模块

数据接口模块主要包括AHB master模块、AHB slave模块和仲裁模块，AHB master模块用来接收和输出图像数据，产生符合AMBA AHB-lite总线协议时序要求的数据、地址和控制信号。AHB slave模块主要包括数据和命令fifo，用来接收和存储AHB master产生的数据、命令和地址信息，起到缓冲和跨时钟域的作用。仲裁模块对AHB slave产生的命令和地址数据利用Round_robin算法进行仲裁，仲裁后的结果和数据同步输入到控制器core模块。

AMBA AHB-Lite是一种高性能和可综合的总线接口，特性包括：

（1）Burst传输；（2）支持多主控制器；（3）宽数据位，包括32、64、128、256和512位。endprint

该模块的结构如图3所示。

3.3 寄存器接口模块

寄存器接口模块包括寄存器端口模块和寄存器分离模块，寄存器端口模块接受外部I2C的配置信息和读出内部寄存器数据，寄存器分离模块分别分高位和低位地址配置控制器Core和物理层内部的寄存器，读寄存器数据可以通过寄存器端口输出。用户根据片外DDR2的应用需求相应地配置控制器内部寄存器，具体的寄存器可以参考存储器厂商提供的数据手册。

3.4 控制器Core模块

控制器Core模块主要包括用户自定义模块、命令队列模块、命令和地址译码模块、写数据通道和读数据通道、地址移位模块、自动刷新和自刷新模块、bank激活和预充电模块、DDR2上电后状态机模块、寄存器模块。

（1）用户自定义模块：用户可以根据所用的DDR2的地址和数据位宽通过配置相应的内部寄存器定义控制器的地址和数据位宽，主要是bank地址、行地址和列地址的位宽。

（2）命令队列模块：数据接口模块输出的命令和地址会伴随着优先级和源ID，经过用户自定义模块后输入到命令队列模块，命令队列模块会根据优先级和源ID等因素对命令进行排队，排队后的命令会依次输出到后面的模块里。

（3）命令和地址译码模块：命令队列模块输出的命令和地址进入到译码模块会译码成片选、行选通、列选通、写使能等信号。

（4）读、写数据通道模块：由8个深度可调的同步fifo组成，由于命令队列模块存在一段处理命令的时间，所以该数据通道作为数据的缓存保证了数据和命令、地址同步。

（5）地址移位模块：因为供应商提供的DDR2的bank个数和容量不尽相同，所以我们需要通过配置寄存器控制地址移位来匹配供应商提供的DDR存储器。

（6）自动刷新和自刷新模块：由于DDR2是动态存储器，所以必须间隔一段时间对电位电荷充电，即刷新电荷。DDR2刷新分自动刷新和自刷新模式，低功耗状态或休眠模式时选择自刷新，正常模式时选择自动刷新，间隔7.8us刷新一次所有bank。

（7）bank激活和预充电模块：对bank的每一行读写数据时，需要关闭掉上一行进行一次预充电，让电容充满能量防止过流现象，然后进行行激活打开要读写的行，之后就可以进行读写；对所有的bank自动刷新时，需要关闭掉所有的bank进行预充电，然后行激活将要读写的行，之后就可以进行正常读写。

（8）上电后状态机模块：对DDR2存储器上电后到进行正常读写数据之间有個初始化过程，具体的初始化过程在DDR2的datasheet上可见，该模块在初始化过程中有一个正确的状态跳转的过程。

（9）控制器的寄存器模块：用户可以根据需要配置该模块里相应的寄存器参数。

该模块的数据流程如图4所示。

3.5 物理层模块（PHY）

物理层模块主要包括IO模块、数据通道模块、寄存器模块。

（1）IO模块：即pad模块，控制器的数据、地址、时钟等信号通过该模块输出到片外的DDR2。

（2）数据通道模块：控制器的数据信号在该模块分高低位和双沿采样数据，同时通过DLL输出dqs信号为了更精准得采样到数据；同样对存储器的读返回数据也是分高低位和双沿采样数据。

（3）寄存器模块：用户可以根据需要配置该模块里面相应的寄存器参数。

4 仿真结果及分析

经过软件平台的功能验证，片外SDRAM读返回的数据符合时序彩色的要求。控制器系统时钟频率较高，状态上报准备，稳定性好，功耗较低。

功能仿真波形如图5所示。

5 结语

本文介绍了应用于单片LCoS实现时序彩色显示的DDR2控制器的设计及系统解决方案，重点讨论了控制器Core和数据接口模块的设计，并搭建了硬件平台进行了验证。对于常规的60Hz彩色视频源而言，LCoS液晶响应时间只有在3ms以内才能实现时序彩色的显示。DDR2控制器的系统采用360MHz时钟，片外使用双沿800MHz的SDRAM才能实现60Hz的帧刷新率。

目前，LCoS芯片已完成投片。软件层面，功能测试和时序测试结果完全符合RGB空间彩色转时序彩色的要求且功耗更低。

参考文献

[1]李明，代永平.一种基于LCoS时序彩色显示降低SDRAM时钟频率的方法[J].天津：光电子技术，2015，35（3）：204-207.

[2]茅锦亮.动态时钟门控管理策略的设计与实现[D].南京：东南大学，2014.

[3]曹华，邓彬.使用Verilog实现基于FPGA的SDRAM控制器[J].今日电子，2015（1）：53-55.

[4]项国庆.基于LCoS系统的RGB时序LED光源驱动方法研究与应用设计[D].天津：南开大学，2013.

[5]范泽明.DDR2 SDRAM控制器的设计与验证[D].西安：西安电子科技大学，2009.

Abstract：A design of DDR2 controller for LCoS sequential color display is proposed. The controller is based on AMBA AHB-Lite3.0 protocol to improve the system bandwidth.Analysis of the LCoS space color to color sequential hardware architecture， by storing the RGB data frame to a bank SDRAM， then from different positions of bank in turn reads the R＼G＼B data， thus completing the image data display mode conversion.Then， the stability of the controller system and the correctness of the image data transformation are verified by testing the software platform and hardware platform.

Key Words：sequential color；LCoS；controller；RGBendprint