集成电路ESD 防护关键技术探讨

罗昱文，张静雅

（1.重庆文理学院，重庆 402160；2.皖西学院，安徽六安 237000）

0 引言

近年国内“集成电路技术”快速发展，开始向智能化领域过渡。借助集成电路生产机械体积的缩小，向“微小型”方向过渡。但是集成电路在运行的过程中，有较多弊端，其中最凸显的问题是“静电放电”，其对集成电路正常运行具备消极影响，因此，需要在应用集成电路时，针对静电放电问题，探究有效的处理方法，下面将对ESD 技术分析探究。

1 ESD 现象成因

集成电路存在“静电放电”的问题，主要原因是机理较简单。通常情况下，当集成电路在工作的过程中，会产生各种吸引力，同时在集成电路中，物质之间或者触碰外界事物时也有产生大量的电荷。电荷中的电量较大，若系统设备不能在短时间内进行中和，则有较大的可能使电荷数量增加。从而致使集成电路会形成高压环境，产生“静电放电”现象。“静电放电”在生产阶段，有很多因素会直接或间接影响摩擦电荷。并且会对带电设备的摩擦速度、环境湿度产生影响，上述这些情况都会直接导致引发静电放电。当集成电路内部没有带电被放在静电场中，周围静电场会波及导电物体，基于这种情况，集成电路中的移动电荷会产生分离现象。当集成电路和导电体发生触碰后，则直接导致集成电路受到高电流影响，导致集成电路持续处在充电的过程中，静电放电可受到多种因素影响，其中“电流脉冲”产生的时间及强度最为突出，除此之外，集成电路中的环境、电压也会受到“静电放电”作用和影响。

2 ESD 防护器件

2.1 电阻设备

电阻在集成电路中，是“静电放电”的主要防护器件，当集成电路持续保持在生产阶段，则会应用大量电阻，这种电阻被称之为“无源器件”，可应用在集成电路中可以更好的控制静电和放电问题。除此之外，系统与N 型线电阻中产生的电流大小没有显著差异。因此针对这种情况，设计者会使用N 型线电阻。当集成电路运行正常而电场发生弱化，则需要重点考虑电流和电场强度之间的联系。

2.2 二极管

集成电路中除电阻最为常见，二极管也是使用概率较高的器件。二极管是一种“电压钳位器件”，结构比较简单。二极管在运行时，可以表现出自身不具备的回智特点，因此有较好的防护作用。应用二极管构建的防护网络，更具有安全性和严密性，故此在使用的过程中可以表现出良好的使用效果。以二极管产生的防护技术作为出发点，在集成电路应用二极管的过程中，通常情况下二级管电路是0.8 V，这种特点可以让二级管有效缓解集成电路“静电放电”问题，但是需要高度重视的是，集成电路在应用二极管时也表现出负面影响。二极管自身有击穿电压性能，并且自身防护能力较弱，在实际应用的过程中，为保证集成电路运行时保持安全性、稳定性，在应用二极管时必须保证二极管的积极效果，并且要有效控制二极管带来的负面影响。

2.3 NPN 晶体管

集成电路中除电阻和二极管，还有NPN 晶体管，这是一种正方向和反方向同时安置NPN 结的防护器件，这一特点会导致集成电路在运行时，正方向NPN 结可能让反方向的NPN 结出现“载流子”，其中载流子会对反方向的NPN 结带来影响。同时正方向的NPN 结的作用，反方向的NPN 结周围会聚焦更多的载流子，导致载流子浓度逐渐增加。因此，双极在集体管内部，电路会逐渐提升，起到维护集成电路内部器件的积极作用。

3 ESD 防护分析

3.1 SCR 防护技术

集成电路防护静电放电时，晶闸管被广泛应用。在实际应用的过程中，想要让集成电路利用闸管达到静电放电降低的目的，一般情况下，都会使用便于操作的硅晶闸管。晶闸管中有“N 型阱电阻”和“P 型阱电阻”，该电阻注入区域存在明显差别。N 型阱电阻N+和P+可进入“阳极端口”，但是P 型阱电阻可注入“阴极端口”，这两种特性可以让晶闸管维护静电放电时发挥较好的作用，因此，可以被有效使用。从晶闸管结构分析，当维护集成电路中的静电放电时，应用的防护技术主要有两种电阻和两种三极管，这样的组成便于提升晶闸管防护效果，防止对“集成电路”正常运行带来负面影响。当通过硅晶管防护集成电路时，集成电路被称为“两端器件”，因此晶闸管会与集成电路相连接。为使晶闸管充分发挥防护静电放电作用，会将晶闸管中的P-well 和阴极相衔接，但N-well 和阳极相衔接。因此当在P-well 和阴极相衔接的时期与NPN 相连接，则利用可控硅维护集成电路。

3.2 版图设计

通常情况下，“热实效形式”和“电实效形式”是集成电路被损坏的两种主要静电放电表现形式。当流向芯片内部的电流强度超过预定范围，芯片则聚集较大的热量，当芯片实际空间范围较小时，则导致热量聚集的问题会更加凸显。因此由于热量快速聚集导致芯片的温度升高，致使芯片损坏。由热实效致使芯片损坏的区域主要包括扩散电阻和互联线。芯片中的实效区并没有受到电路的有效保护，或者电路在保护的过程中没有起到太大的作用，致使芯片受到“ESD 电高压”影响。在设计布局的过程中，应将“ESD 版图”当作“对称布置”的优化思路。针对同种类型的管脚，应实施相同的“ESD 防护电路”设计，使设备的密度具备持续性、合理性优势。

在设计互联线布置时，必须严格控制互联线中产生的寄生电阻。当二极管中的“ESD 防护器件”融合叉指结构时，可以从源头延长周长。在布设“GGNMOS”及“GDPMOS”设备时，也可以适当借助叉指结构，但需要在引用的过程中高度重视叉指的宽度、长度。确保叉指的宽度和长度控制在规定范围内。

3.3 全芯片设计

通过分析集成电路中“ESD 现象”了解到，“ESD 现象”可以对“集成电路”带来不良影响，并且可能会损害其内部结构，为使“ESD 现象”达到预期目标，可以将PAD 及ESD 布置在同一个位置，但是在提升集成电路防护能力的同时，可能对电路产生严重影响，因此，全芯片防护技术被广泛普及应用。技术人员在使用全芯片“防护技术”的过程中，会应用“Power clamp”，这种技术在VSS 和VDD 中会具有理想的使用成效。基于集成电路现状，将“防护电路”分为静态和动态两种。站在集成电路角度分析，动态电阻可以提供相对稳定线路，当“集成电路”中的实际电压超过预期电压时，动态电路可以被疏通。另外静态可以将电流作为主要释放渠道，SCR 电路在维护二极管的过程中，可能会受到触发影响，在动态静电中，二级管与SCR 电路比较普遍。动态电路在“全芯片”影响下，可更高达到防护效果。但是静态电路在探测ESD 信号后，才能够得有显现。在这种情况下，技术人员准确辨别“ESD 信号”真假，对于提升防护技术有重要的意义。

4 ESD 失效机理和失效模式

4.1 实效模式

ESD 失效模式主要包括突发性失效和潜在式失效。突发性失效是集成电路内部的器件性能恶化，致使集成电路在运行时参数失效，导致集成电路出现故障，不同程度的损害器件。突发性失效是指集成电路发生短路使参数出现偏移情况。ESD 失效模式指当集成电路在工作中，各个器件会形成完整的“ESD 回路”，同时产生低的电量和静电。ESD 在放电的过程中，由于通过器件电流较小，但是也会出现突发性失效情况，在潜在失效模式中，损坏集成电路程度较小，主要以“微损”为核心。随着集成电路放电次数不断增多，导致微损不断积累，对器件造成严重损害。

4.2 失效机理

从硅熔化角度分析，在静电放电中流通的电流产生的热量，将会使温度快速上升，出现硅熔化现象。当硅熔化时，则导致电路中的电阻降低，一般电阻会降低20 倍，使大量的电流经过熔化地点，出现二次“热失控”情况。在硅熔化的过程中，发生漏电的电流会通过电路再次分配，当漏电电流和电压较高时，可对集成电路内部的“结点晶”结构产生严重影响，甚至会导致集成电路发生短路。在注入电荷中，静电放电会使结点晶发生反向偏置，较容易出现“击穿”情况。有效补充载流子的能量，可以使氧化层打破势垒阻碍，当进入到势垒中，则导致阈值电压发生漂移现象，对VT 数据查收产生严重影响。氧化层出现断裂情况的主要原因是氧化层产生破裂，因此需要技术人员引起高度重视。

5 结束语

集成电路会受到多个因素的影响，具有较大的挑战。技术人员要提升机电电路性能，延长使用寿命，则应该严格开展静电放电系列工作。主要分析集成电路ESD 现场成因、以电阻为首的集成电路ESD 防护器件、ESD 防护技术。通过深入分析，为技术人员在今后开展生产和制造集成电路工作时，合理应用二极管和电阻等ESD 器件提供参考，结合周围环境和ESD 防护技术，使ESD 防护技术应用更具备合理性和科学性。