使用Ｖｅｒｉｌｏｇ语言的数字ＶＬＳＩ设计

Ｊ．威廉斯

自从Verilog语言由Phil Moorby最初发明之后，该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右，模拟以验证设计是它的主要用途，但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言，来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化，并且被重新标准化。

本书的内容是建立在作者多年以来在美国加利福尼亚圣何塞硅谷技术学院开发和课程讲解基础上的。这本教课书按照VLSI IC设计项目的方向形成了逐步学习的课程。它介绍了整个Verilog语言。从最基本的内容起直到为总计7万个晶体管、全双工并串转换器——串并变换器和包括锁相回路在内所需要的一切。本书是一位工程师为了全面理解Verilog语言的句法、综合、语义、模拟及测试所需的全部内容，可用作为每周二天，大约10个小时，总共12周的交互式学习课程的教课书和实验手册。除了绪论以外，共分成24章，每一章都以计划课程表的星期和日期命名。

D．Thomas在本书的序言中写道：“这本书采用了完全不同和独特的观点，作者具有在Ic和专用集成电路设计领域中工作和教学的丰富经验，他带来了对Verilog的深入说明以及怎样将它与逻辑合成工具一起使用，比其他有关Verilog的书籍都深入”。D．Thomas与Verilog的发明者合作撰写的有关该语言的图书。该书已经第五次再版。

胡光华，高级软件工程师

(原中国科学院物理学研究所)