64QAM系统中滤波器在脉冲成形和符号同步中的应用和实现

张 军 钟洪声

（电子科技大学，四川 成都 611731）

64QAM系统中滤波器在脉冲成形和符号同步中的应用和实现

张 军 钟洪声

（电子科技大学，四川 成都 611731）

主要讨论64QAM全数字调制解调系统中，滤波器在基带成形（接收端为匹配滤波）和符号同步这两部分的实现方法。给出这两部分的实现思想：基带成形部分是由加窗的根升余弦滤波器来实现，结合FPGA，采取并行流水线和查找表的结构来实现。符号同步部分考虑插值滤波器的实现方法，采用能适用于Fallow结构的直线型插值、分段抛物线型插值和立方插值。最后，在此基础之上，仿真出FIR滤波器的滚降系数和码间串扰之间的关系，同时针对误差检测器的自噪声过大问题，提出一种在误差检测器中增加一个简单的高通滤波器这种改进方案来减小检测器的环路误差。

滤波器；脉冲成形；符号同步；插值

（一）前言

QAM(Quadrature Amplitude Modulation)是一种频带利用率高和抗干扰能力强的调制解调技术。在全数字64QAM系统中，滤波器是基带信号处理的重要组成部分：成形（匹配）滤波器可以消除由于带限引起的码间干扰（ISI），而符号同步中的滤波器如插值或多项等滤波器更是接收端位同步电路的核心部分。设计一种高速、所占资源少和性能优良的滤波器具有重要的意义。

（二）基带成形滤波器的设计

1.根升余弦FIR(有限冲击响应)滤波器的基本思想

Nyquist第一无失真准则告诉我们：如果信号传输后整个波形发生了变化，但只要其特定点的抽样值保持不变，那么用再次抽样的方法仍然可以准确的恢复原始信号，即：每个抽样时刻只对当前符号有响应，对其他符号的响应全等于0，那么ISI影响就可以消除，基带系统冲击响应和频域条件为：

由于理想低通滤波器的不可实现性，实际应用中广泛采用的成形滤波器是升余弦滤波器，它有一个平滑的过渡带，通过引入滚降系数，改变传输信号的成形波形，效果逼近理想低通滤波器。考虑到发射端和接受端的匹配问题，一般使用根升余弦滤波器，公式如下：

根升余弦滤波器的时域特性和幅频特性分别为下图（1）,图(2)所示：

图(1)根升余弦滤波器时域特性曲线

图(2)根升余弦滤波器频域特性曲线

2.根升余弦FIR滤波器的仿真与FPGA实现

（1）FIR滤波器的Matlab仿真

由于FIR滤波器具有稳定、线性相位特性、系数对称特性、只含实数运算等突出优点，非常适合相移调制。其中窗函数法设计比较简便，常用到的有汉宁、汉明和凯塞尔窗等。以下是matlab常见的函数：

B=firrocs(N,fo,df,type,delay,window)：N为滤波器阶数；fo是截止频率；df为过渡带频率；type默认为升余弦，若为’sqt’为根升余弦；delay为延时；window是窗的类型。

（2）FIR滤波器的FPGA实现

FIR滤波器具有线性相位，其系数对称，方程为：

由上式可以看出：使用FPGA实现时占用资源和影响速度最多的是乘法器，优化乘法器设计主要从两个方面考虑：减小部分积个数和提高部分积相加的运算速度。以下是主要的设计思想：

文献[1]，[2]介绍一种分布式算法（DA:distributed arithmetic），是一种将固定系数的乘积和运算转化为查表操作，提供了不用乘法器实现FIR滤波器的方法，非常适合于FPGA实现。

文献[3]介绍了流水线技术和改进Booth算法相结合的设计。流水线技术是把一个周期内执行的逻辑操作分成几步较小的操作，并在多个高速的时钟下完成，每次逻辑小操作的结果都存储在寄存器中，被高速时钟同步以便下一个流水单元使用。改进的Booth算法是将Booth乘法器分成Booth编码模块、部分积加法器阵列模块以及最终加法器模块。这样可以把部分积得数目减小到原来的一半。

文献[4]介绍正规则符号数（CSD）编码、wallace树结构以及超前进位加法器相结合的设计方法。

FIR滤波器的FPGA实现设计思想比较成熟，以上参考文献中也讲的比较详细，这里就不过多赘述。

2.根升余弦FIR滤波器的抗时钟抖动分析

根升余弦滤波器可以抑制ISI的影响，但不同的成形滤波器，抗时钟抖动的效果是不同的，通过使用Matlab对平方根升余弦进行仿真，可以掌握它们抗时钟抖动的特性。接收信号其中an：传输数据；h(t):成形滤波函数；Tε：时钟延时两边做均方运算：其中

N0代表点态噪声的平均干扰量；考虑到噪声的存在，把码间串扰量当作干扰噪声，可定义

为码元ak在t=kT+ε1T时刻的码间串扰量的度量。通过Matlab仿真，如图（3）

图（4）全数字字符同步环路电路框图

图（3）平方根升余弦滤波器的码间串扰曲线

由上图（3）可知：1）码间串扰量随采样时钟误差的增加而增加；2）对相同采样时钟误差，码间串扰随根升余弦的滚降系数变大而减小（因为滚降系数越小，滤波器冲击响应的旁瓣电平幅度越小，对误差灵敏度越小）;3）对采样时钟偏差远小于0.1T时，码间串扰量随滚降系数增加有个很小上升的过程，这是因为根升余弦滤波器冲击响应序列本身也存在一定的码间串扰，在采样点处旁瓣电平并不为零。

（三）插值滤波器的设计

1.符号同步框图（如图（4））

内插器：从输入的非同步AD转换器采样信号中恢复出发送的符号

内插控制过程：获取环路滤波送来的定时误差参量，进行相关计算后得到下次采样点的位置。然后通过NCO产生过零信号触发重采样，并将残留值kμ送给内插器更新抽头系数

设计指导思想：利用定时误差检测和内插控制手段对独立的信号样本进行插值运算，以得到最佳采样时刻的近似值［5］。

2.插值滤波器的设计

（1）插值滤波器的表达式：

其中mk是整数的基本指针（NCO产生），kμ是小数的分数间隔 （分数间隔器产生）。

（2）插值滤波器的实现

内插滤波器的构造函数有很多，如：sinc内插、多项式内插、三角内插、多相内插等，其中多项式内插滤波器的单位脉冲响应具有多项结构或分段结构，适合采用Farrow结构实现，并可以大大降低实现复杂度。Gardner详细比较了线性（一阶）、分段抛物线（二阶）、立方（三阶）拉格朗日多项式插值算法的性能，综合考虑，立方拉格朗日多项式插值效果最好。

文献[6]详细地介绍了多项式插值以及基于Farrow结构的滤波器实现方法。除了使用插值滤波器实现符号同步外，也有使用基于多相滤波器组来重新采样的。文献[7]就介绍了通过一个低通滤波器取不同群延迟而导出的多项滤波器组。文献[8]提出一种在采样点插值和多相滤波器方法基础上，通过对匹配滤波器脉冲响应改变其群时延特性，实现符号同步的方法。

目前有很多文章来介绍插值滤波器的FPGA实现，在这里就不过多论述。

3.滤波器对环路误差的改善

由于QAM信号的随机性，Gardner算法的定时误差检测器在符号同步环路达到收敛状态后依然会产生比较大的自噪声，造成定时抖动。文献［5］提出了一种利用内插控制部分的NCO产生无抖动的时钟，并用该时钟重新产生内插数据，从而达到减小这种定时抖动。本文引入一种在定时误差检测器中增加一个简单的高通滤波器来减小误差检测器的自噪声的方法。

定时误差表示为：

其中h(t,α)是升余弦滚降滤波器的冲击响应；dI(i)，dQ(i)是QAM信号同相量和正交量数据。

将t=(n+ε)T 带入x(t)，再令n=0，可得

若dI(t)，dQ(t)均值为零且具有同方差δ2相互独立序列，则（11）可简化为：

图(5)Garnder检测器环路误差

图（6）改进的检测器环路误差

（四）结论

通过对64QAM系统基带滤波器的仿真，找出了成形滤波器中滚降系数、时钟采样误差和码间串扰度量三者之间的关系；通过在误差检测器中增加一个高通滤波器，有效地减小了定时抖动，使改进后的抖动仅为原来的1/5。

[1] 卫强,叶亮,刘其中.高速FIR滤波器的设计与FPGA实现[J].测控技术,2007.26:92-95.

[2] 李文刚.基于FPGA的高速、高阶FIR滤波器的设计[J].四川理工学院学报,2005.3.18(1):38-41.

[3] 刘军黄,君凯,易清明.一种高速FIR滤波器的设计及实现[J].微电子学与计算机,200.7.21(7):150-152.

[4] 万超.高速FIR滤波器的设计与实现[D].合肥:合肥工业大学,2007.12.

[5] 汪中.DVB-C接收机符号同步内插的算法设计与仿真[D].成都.电子科技大学,2007.5.

[6] 叶双应.QAM解调芯片中匹配插值滤波器的设计与实现[D].南京.东南大学.2006.3.

[7] 易鸿锋,谷春燕.一种高精度的符号定时同步方法[J].西安电子科技大学学报,2005.12.32(6):915-919

[8] 刘祖军,王杰令,易克初.一种采用匹配滤波器插值的符号定时同步方法[J].西安电子科技大学学报,2008.12.42(12):1550-1554.

TN713

A

1008-1151(2010)04-0045-03

2010-01-03

张军（1976－），男，江苏徐州人，电子科技大学电子信息工程学院硕士研究生，研究方向为64QAM系统中滤波器的应用。