一款视频解码芯片的硬件仿真加速

杨 津，张 盛，林孝康

(清华大学深圳研究生院， 广东 深圳 518055)

目前，动态的模拟仿真仍然是主要的功能验证方法，即首先产生一系列的测试向量，然后将测试向量加载到设计上(DUT)通过HDL模拟器得到测试结果，将这些结果与参考结果相比较，以此来验证设计的正确性。但是随着设计规模的急剧增大，使用软件RTL模拟器进行仿真时仿真速度会变得非常低，在Pentium IV的设计验证中Intel公司使用了6 000个节点的PC Farm进行仿真，而测试的向量不过相当于实际系统运行2 min所执行的测试向量[1]。

尽管使用FPGA可以获得快速的运行速度，但是使用FPGA进行仿真不能提供设计信号的百分之百可见.而通常需要逻辑分析仪这样的设备进行调试.可观测信号的时间窗口范围也很小，这给调试带来了很大的困难。硬件加速器很好的平衡了计算速度和差错能力，因此在海外IC设计公司中被广泛使用[2]。

本文根据视频解码芯片的需要，结合硬件加速器的特性，对视频解码芯片使用Cadence Xtreme硬件加速器进行硬件仿真加速，取得高于40倍的加速效果。

1 系统结构

图1是视频解码芯片的功能框图。芯片具有一条32 bit的总线和一条64 bit的总线。 32 bit的总线连接System CPU、Audio CPU及一些外围设备。System CPU负责运行操作系统和整个芯片的控制，而Audio CPU负责对语音进行处理。外围的设备则包含了一些接口控制器，如GPIO， UART， IDE等等。

图1 视频解码芯片功能框图

64 bit的总线连接用于视频解码的MPEG2 和H264的IP，以及显示控制单元等等。两条总线通过一个32到64的桥进行连接。芯片系统CPU的运行速度为200 MHz，设计规模约为350万门。……