一种新颖的捷变频频率合成器设计

王立生

(成都天奥电子股份有限公司,成都611731)

1 引 言

目前,数字频率合成器的基本设计方法主要分为两大类,即基于锁相环(PLL)的间接频率合成和基于直接数字频率合成器(DDS)的直接频率合成。随着电子技术的日益发展,具有高集成度的新器件不断推出,使得基于PLL的频率合成设计愈加简便,有利于小型化通用化设计,其主要技术指标优良,已经成为主流设计方法。但是,由于PLL自身的固有特性,作为一个相位负反馈系统,本身是一个惰性环节,其锁定时间较长(通常是几十微秒至几百微秒),无法应用于对跳频时间要求高的场合。而DDS在频率转换时间上有明显优势(纳秒量级),且具有频率分辨率极高的特点,非常有利于实现细步进捷变频设计。但DDS也有明显不足,输出频率较低、带宽较窄、杂散较丰富是主要缺点[1]。

工程上需要一种工作在C频段的频率合成器,要求实现优于3 μ s的捷变频指标,PLL方案不能满足跳频时间要求,只能采用基于DDS的直接合成设计方法。考虑到DDS受限于器件自身特性无法实现高频率输出,且带宽较窄,因此设计思路的重点在于降低DDS输出信号频率,压缩DDS输出信号带宽,通过精心规划频率关系,在充分发挥DDS跳频时间上的优势的同时,实现低杂散指标要求。

2 主要技术指标和设计方法

频率合成器主要技术指标如下:工作频段为C频段,信号带宽600 MHz,频率步进1MHz,跳频时间优于3 μ s,相位噪声优于-90 dBc/Hz@10 kHz,杂散抑制优于60 dBc,谐波抑制优于40 dBc,输出功率优于10 dBm。本频率合成器的主要技术难点是要求优于3 μ s的跳频时间,PLL无法实现,必须采用DDS直接合成方案。……