结合TRC和Golomb编码的二维测试数据压缩

高紫俊， 许 晶

( 1. 哈尔滨理工大学 荣成学院，山东 荣成 264300； 2. 大庆电力集团 油田热电厂，黑龙江 大庆 163314 )

0 引言

随着深亚微米技术的发展，集成电路进入片上系统(SoC)时代.复杂的SoC设计导致测试变得越来越复杂.传统的基于ATE的测试方法很难满足测试成本方面的需求.内建自测试(Built-in Self-Test，BIST)是一种极具吸引力的解决SoC测试问题的测试方法[1-5].BIST通过将测试向量生成器(Test Pattern Generator，TPG)、测试响应分析器(Output Response Analyzer，ORA)和测试控制逻辑(Test Control Logic，TCL)设计在被测电路(Circuit Under Test，CUT)上，从而摆脱对ATE的依赖[1-2].依据测试向量生成方法的不同，BIST被分为伪随机BIST和确定性BIST.伪随机BIST通常采用伪随机测试向量电路，如线性反馈移位寄存器(Linear-Feedback Shift-Register，LFSR)和细胞自动机(Cellular Automaton，CA)等，生成测试向量.采用伪随机测试向量方案具有电路结构简单、硬件开销小等优点，但也存在测试序列长、某些故障难以测试等不足.在确定性BIST方案中，一般将由ATPG生成的测试集存储在被测电路(Circuit under Test，CUT)的ROM中，测试时通过控制逻辑再加载到被测电路上.确定性BIST方案具有测试时间短、故障覆盖率高等优点，也具有测试数据大、测试控制逻辑复杂等缺点[3-6].

周彬等[6]采用“压缩-存储-生成”方案降低测试数据，测试数据的压缩方式可分为水平压缩和垂直压缩.水平压缩是减少测试集中每个测试向量的位数的方法，主要包括输入精简压缩技术和编码压缩技术.输入精简压缩技术通过分析被测电路的各个输入端的相容性，并将相容的输入端合并，从而达到压缩测试数据的目的[7-8]，该方法的优点是压缩效率高；……