密码嵌入式处理器中高速缓存的研究与设计

王晓燕，杨先文，陈海民

（1.河南中医学院学生工作部，河南郑州450008；2.解放军信息工程大学，电子技术学院，河南郑州450000）

0 引 言

为了解决嵌入式处理器与主存之间速度不匹配问题，一般要在两者之间引入高速缓冲存储器（Cache）。虽然Cache容量比主存小很多个数量级，但是它的工作频率与处理器相当，其读取数据的速度远远大于主存。Cache在当代计算机系统中已普遍使用，成为提高系统性能的不可缺少的功能部件［1］。

本文的研究依据来自国家自然科学基金项目“密码片上系统安全模型构建与验证方法研究”。该项目力求通过构建密码片上系统（system on chip，SoC）安全模型，使芯片不仅能够对信息系统提供机密性、完整性等服务，而且具备向外界提供芯片自身安全性和可靠性的能力。由于嵌入式处理器是密码SoC的处理核心，其运行效率决定了系统的整体性能。因此，项目组通过某些途径获得了一套通过FPGA验证的ARM9［2］核心IP软核，基于该软核已完成了密码运算加速器、安全USB接口等部件的开发和集成［3］，构造了一款具备密码运算和安全通信等功能的密码嵌入式处理器CRYPT＿ARM。为了提高CRYPT＿ARM的运行效率，本文采用直接映像方式设计了哈佛结构的Cache，并给出了Cache的操作流程。验证与分析结果表明，该设计满足CRYPT＿ARM的应用需求，且采用Cache比处理器直接访问主存在速度上至少提高5.26倍。

1 缓存设计基础

1.1 缓存工作原理

Cache由标签存储器和指令/数据存储器组成，和主存之间的数据交换是以Cache块为单位进行，一个Cache块包含几个字的数据。……