基于FPGA的SDX总线与Wishbone总线接口设计

刘 娟，张智鹏

(西安电子科技大学电子工程学院，陕西西安 710071)

随着微电子设计技术与工艺的迅速发展，数字集成电路逐步发展到专用集成电路(ASIC)，其中超大规模、高速、低功耗的新型FPGA的出现，降低了产品的成本，提高了系统的可靠性。同时，各种电子产品的复杂度和现代化程度的要求也逐步提高，文中针对机载信息采集系统的可靠性、数据管理的高效性以及硬件成本的需求。设计实现了与Wishbone总线［1］SDX总线［2］的接口转化，完成了数据采集功能模块与SDX总线协议之间的数据传输。

该设计主要采用硬件描述语言 Verilog HDL［4－5］在可编程逻辑器件FPGA上实现，由于数据采集功能模块繁多，而Wishbone总线可以与任何类型的ROM或RAM相连，因此需在SDX总线与数据采集模块中嵌入Wishbone总线，使得整体设计简单、灵活，且数据能够高效、快速的传输。

1 SDX总线协议

1.1 SDX总线结构

SDX总线［2］属于非平衡配置的点对点和多点链路，站点类型分为主站和从站，其数据传输方式为非平衡配置的指令/响应方式。与国际标准化组织ISO制定的开放系统互联模型OSI/RM相比，参考模型只分为3层:物理层、数据链路层和应用层，如图1所示。

图1 SDX参考模型与OSI/RM的对应关系

1.2 字格式及其各位场的含义

SDX总线采用面向消息的传输控制规程作为通信协议，选用曼彻斯特Ⅱ双相电平编码，总线最大传输速率20 Mbit·s－1，字长为20 位。总线传输速率 20 Mbit·s－1时，每字占1 μs。规定每次传输一个消息的过程应包括指令字、数据字和状态字几个部分。每种字的字长为20位，有效信息位为16位，每个字的前3位为单字的同步字头，而最后一位是奇偶校验位。……