FPGA低功耗的设计研究*

何艳霞 何永泰

(楚雄师范学院物理与电子科学系，云南 楚雄 675000)

FPGA低功耗的设计研究*

何艳霞 何永泰

(楚雄师范学院物理与电子科学系，云南 楚雄 675000)

本文根据串行、并行两种算法，利用VHDL语言设计八位加法器，分析研究不同算法对基于FPGA设计特性的影响。所设计的两种加法器，在QuartusⅡ7.2中基于EPM240F100C5进行了功耗、运行速度、逻辑单元占用等性能的分析。分析与实验结果表明，不同算法会对设计系统的特性产生影响，所设计的并行加法器对FPGA逻辑单元、动态功耗的占用与串行加法器相比占用资源少，功耗低，具有较好的特性。

VHDL程序;低功耗;逻辑单元;设计方法

1.引言

基于FPGA设计的数字系统中，降低FPGA的功耗可带来许多好处，例如提高系统的工作速度，缩短运行时间、降低使用成本、减小器件的体积、延长电池的使用寿命，同时低功耗的器件可以延长器件的使用时间和实现更低成本的电源供电系统。而影响FPGA设计系统功耗的因素有很多，例如系统的工作电压，在FPGA中占用资源的大小等。在本文，为研究不同算法对FPGA系统特性的影响不同，根据串、并行算法，利用VHDL语言设计了两种不同算法加法器，并对其特性进行了分析。

2.不同加法器的基本原理

在二进制加法器中常用的主要有并行加法器和串行加法器两种［1］。设计中使用8位串行与并行加法器。

2.1 8位串行加法器的基本原理及算法

8位串行加法器是将8个全加器作为一个基本组件级联构成的，运算时低位的加数与被加数相加运算求得和与进位，将和输出，但是求得的进位需传给下一位的全加器。……