一种应用于时间交织模数转换器的低抖动延迟锁定环

汪雨雯，叶 凡，任俊彦

(复旦大学专用集成电路与系统国家重点实验室，上海201203)

模数转换器(Analog-Digital Converter，ADC)是混合信号系统中必不可少的关键模块，其性能好坏直接影响到整个系统，时间交织ADC作为高速高精度ADC的一种实现方案被广泛应用，该方案使用多路ADC并行对输入信号进行转换，子ADC的采样时间均匀错开，系统在整体上等效为一个高速的模数转换器.应用时系统需要给子ADC提供多路均匀相位的时钟控制信号，这些时钟控制信号通常由锁相环(Phase-Locked Loop，PLL)和延迟锁定环(Delay-Locked Loop，DLL)提供，其中DLL常用于纠正片外时钟偏移，PLL常用于片内分布时钟的同步［1-2］.

由于PLL系统的特性，环路参数对工艺、温度十分敏感，因此稳定性较低，此外PLL结构中必需的压控振荡器会引入额外的抖动并在环路中累加，对PLL的输出相位噪声造成影响.而在DLL结构的时钟发生器中，压控延时链取代了压控振荡器，与PLL相比，DLL没有压控振荡器引入的附加噪声，因而有更好的噪声性能，同时结构的改变也使得DLL的环路更容易稳定.但是，传统DLL中非理想鉴频鉴相器(Phase Frequency Detector，PFD)和电荷泵(Charge Pump，CP)带来的静态相位误差，会在DLL结构的时钟发生器中产生固定抖动.常见的解决方案是在电荷泵中引入校准电路［3］，或是带误差检测的反馈回路［4］，但这些做法并不能有效地消除静态相位误差，实现代价也很高.本文针对这一问题提出了一种切换型鉴频鉴相器，通过定时切换鉴频鉴相器中的信号通路，大幅减小了DLL结构中的静态相位误差，优化了环……