基于FPGA的数字下变频设计与实现

赵艳杰等

摘要：数字下变频是全数字解调器中的关键技术之一，其性能好坏直接决定解调器的工作性能。给出一种基于FPGA的数字下变频设计，详细介绍正交变换、CIC抽取滤波及根升余弦滚降FIR低通滤波器的原理设计，并可编程设置各个模块参数，自动生成及动态配置滤波器系数。该设计在Xilinx公司XC3S4000 FPGA芯片的硬件平台和ISE 9.2开发环境下，采用Verilog语言编程实现，经过实际通信系统验证，在全数字解调器中很好地完成了多载波、多速率信号的数字下变频处理功能，具有很强的灵活性、稳定性和可扩展性。

关键词： 数字下变频； CIC； FPGA

中图分类号：TN92 文献标识码：A 文章编号：1674-1161（2014）06-0051-04

为了更好地体现软件无线电体系中在尽可能靠近天线的地方使用A/D的核心思想，全数字化解调器的设计大多采用直接在中频进行信号采样，即高频模拟信号先经过模拟下变频到适当中频，然后在中频阶段对其进行A/D采样以输出高速的数字中频信号[1]，经过数字下变频技术的抽取和低通滤波处理，使其变为较低速率的基带信号再送给后端数字信号处理模块进行解调、译码等相关处理。数字下变频（DDC）技术连接着前端ADC和后端DSP，其性能好坏直接影响解调器的可靠性与稳定性，是全数字解调器的核心技术之一。

目前，数字下变频模块的实现基本分两种方式：一种是利用专用DDC芯片完成数字下变频功能，另一种是利用自主搭建的软硬件平台编程设计实现。专用数字下变频芯片具有抽取比率大、性能稳定等优点，但专用数字下变频芯片价格昂贵、灵活性不强，不能充分体现软件无线电的优势[2]。近年来， FPGA器件在工艺方面的进步，为之带来了前所未有的逻辑规模和强大的处理性能，用FPGA来实现比用专用芯片可以带来更多的好处。FPGA器件具有高速、可编程、模块化等优点，可以采用灵活的结构来满足不同的系统要求，便于进行系统功能扩展和性能升级，具有很强的灵活性和稳定性，是实现数字中频处理的理想器件[3]。现介绍一种基于FPGA的数字下变频的设计与实现。

1 数字下变频的结构设计

数字下变频的基本功能是从输入的宽带高数据流数字信号中提取所需的窄带信号， 将其下变频为数字基带信号， 并转换成较低的数据流以正交的形式输出[4]。自主设计的数字下变频主要包括4个部分，即正交变换、CIC抽取、匹配滤波器和参数控制，其组成结构如图1所示。首先，通过正交变换部分把信号搬移到基带，然后将混频器输出信号接到一组滤波器上，通过滤波器将有用信号提取出来。由于采样频率很高，信号带宽和过渡带较窄，直接在高采样率下设计一个过渡带较窄的滤波器很难物理实现，因此采用级联积分梳状抽取滤波器（CIC）和FIR低通匹配滤波器两级级联的方式进行信号滤波。同时通过参数的灵活配置设计，实现对不同速率信号的降采样率变换和基带匹配滤波。

2 数字下变频的模块设计

2.1 正交变换

正交变换模块的基本功能是把A/D转换器输出的中频信号搬移到基带，转变成基带正交复信号。即输入的A/D信号经由两个相乘器所构成的混频器，分别乘以两路正交的本地载波分量，一路为同相分量（cos），另一路为正交分量（sin），cos和sin采用FPGA内部频率合成器产生。FPGA具有可编程的频率和初始相位，其中的初始相位控制字用来设置本地载波分量的初相，频率控制字用来设置产生本地载波信号的频率。

2.2 CIC抽取滤波器设计

CIC滤波器是一种基于零极点相抵消的FIR滤波器，它的系统函数如下：

H（z）=

=（1-z-D）N=[HI（z）Hc（z）]N

式中：D为抽取因子；N为级联级数；HI（z）=为积分器；Hc（z）=（1-z-D）N为梳状滤波器。

CIC滤波器就是积分器和梳状滤波器的N级级联。单级CIC滤波器的阻带抑制比较差，第一旁瓣电平只比主瓣小13.46 dB 。为了增大阻带衰减，在设计中选取N值为5，即采用5级级联，此时可以得到第一旁瓣相对主瓣67.30 dB的衰减，满足实用需求。5级级联抽取系数为16的CIC滤波器频率响应如图2所示。

5级级联的CIC抽取设计结构框图如图3所示。 从CIC的实现结构中可见，实现一组CIC滤波器只需加减法器和寄存器，不需要复杂的乘法运算。在用FPGA实现CIC滤波器时，每一级滤波器都会带来系统增益，为避免累加器溢出，累加结果寄存器的位宽需进行扩展，并在滤波器输出结果时根据抽取系数的范围进行动态调整截位，这样既保证了滤波器输出无失真，同时也实现了尽量采用最少资源存储信号的最大精度。

2.3 FIR低通滤波器设计

在数字下变频中，信号经过CIC抽取滤波器后输入到 FIR低通滤波器的采样速率，相对来说已经很低，因此当FPGA在一定的处理时钟速率下，能够实现较高阶的 FIR 滤波，使得滤波器的通带波动、过渡带带宽、阻带最小衰减等指标达到很好的设计。FIR 低通滤波器主要作用就是对整个信号进行整形滤波。

在通信系统应用中，为了有效利用信道，提高频带的利用率，在基带信号发送之前需要经过成形滤波器进行频谱压缩，由此就会引入码间干扰，为了使传输误码率足够小，必须最大限度地减少码间干扰。根据奈奎斯特第一准则，如果信号经传输后整个波形发生了变化，只要其抽样判决特定点的抽样值保持不变，那么仍然可以准确地恢复出原始信号。满足奈奎斯特第一准则的低通滤波器有很多种，最常用的是升余弦滚降滤波器，其频率响应表达式如下[5]：

实际通信系统中，当奈奎斯特滤波器是升余弦滚降滤波器时，发送端的成形滤波器和接收端的匹配滤波器都应采用平方根升余弦滚降滤波器。为了更好地对信号进行整形滤波，将数字下变频中的低通滤波器设计成平方根升余弦滚降滤波器，其时域表达式为[6]：

在设计根升余弦滚降滤波器时，采用了凯塞窗（Kaiser Window），这种窗序列虽然比其他窗序列复杂一些，但它有着更好的性能，并且使用起来更加灵活，采样速率是符号速率的4倍。利用MATLAB仿真软件FDA_TOOL设计生成的128阶根升余弦成形滤波器系数及幅频响应如图4所示。

2.4 参数配置设计

由于数字下变频需要处理不同速率的多载波信号，且各个载波信号的带宽不尽相同，因此在实际设计时，通过计算机控制软件实现对数字下变频各个模块的参数配置，可编程设置NCO输出信号频率、CIC抽取系数、根升余弦滤波器滚降系数，并可实现滤波器系数的自动计算及定点格式转换，在解调器启动工作前对FPGA中的FIR滤波器进行系数动态配置，这样就满足了不同带宽、不同载波信号的低通整形滤波。目前DDC的设计大多可实现频率和抽取系数的编程配置，而FIR滤波器系数的自动生成及动态配置是本文自主提出的设计思想。采用这项技术，实现了数字下变频中不同速率信号的匹配滤波，很好地提高了窄带信号提取的低通滤波性能。参数配置控制软件界面如图5所示。

3 数字下变频的FPGA实现

本文所描述的数字下变频设计硬件平台选用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2编程环境下，采用Verilog语言编程设计实现，顶层设计原理如图6所示。输入A/D采样信号宽14比特位，FPGA工作时钟为61.44 Mhz，DDC输出信号位宽16比特位，正交变换模块由loopdds和I_MUL、Q_MUL实现，CIC_D_N5_I和CIC_D_N5_Q完成正交变换后的I和Q两路信号的CIC抽取滤波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q实现了两路正交信号的低通匹配滤波。经实际通信系统验证，该设计在全数字解调器中很好地完成了多载波、多速率信号的数字下变频处理功能。

4 结语

本文主要研究了数字下变频中的各个模块结构设计与FPGA实现，由于FPGA在设计和修改上的灵活性，可以满足各种不同应用领域的设计要求，因此用FPGA代替专用数字下变频芯片，可以简化硬件电路设计，提高全数字解调器的集成度、稳定性、可靠性及可扩展性，具有很高的实用价值。

参考文献

[1] 徐小明，蔡灿辉.基于FPGA 的数字下变频（DDC）设计[J].通信技术，2011（10）：19-24.

[2] 孙琛.基于FPGA的数字下变频的设计与实现[J].信息系统工程，2010（7）：20-21.

[3] 刘凯.一种基于FPGA的数字下变频器设计[J].设计参考，2009（1）：63-65.

[4] 李玉柏.软件数字下变频的实现与算法分析[J].通信学报，2000（10）：44-49.

[5] 秦志强.阶数可变的成形滤波器FPGA 实现[J].通信技术，2009（3）：261-262，265.

[6] 李和.高速基带匹配滤波器的FPGA实现及验证[J].现代电子技术，2007（22）：154-156，160.

在设计根升余弦滚降滤波器时，采用了凯塞窗（Kaiser Window），这种窗序列虽然比其他窗序列复杂一些，但它有着更好的性能，并且使用起来更加灵活，采样速率是符号速率的4倍。利用MATLAB仿真软件FDA_TOOL设计生成的128阶根升余弦成形滤波器系数及幅频响应如图4所示。

2.4 参数配置设计

由于数字下变频需要处理不同速率的多载波信号，且各个载波信号的带宽不尽相同，因此在实际设计时，通过计算机控制软件实现对数字下变频各个模块的参数配置，可编程设置NCO输出信号频率、CIC抽取系数、根升余弦滤波器滚降系数，并可实现滤波器系数的自动计算及定点格式转换，在解调器启动工作前对FPGA中的FIR滤波器进行系数动态配置，这样就满足了不同带宽、不同载波信号的低通整形滤波。目前DDC的设计大多可实现频率和抽取系数的编程配置，而FIR滤波器系数的自动生成及动态配置是本文自主提出的设计思想。采用这项技术，实现了数字下变频中不同速率信号的匹配滤波，很好地提高了窄带信号提取的低通滤波性能。参数配置控制软件界面如图5所示。

3 数字下变频的FPGA实现

本文所描述的数字下变频设计硬件平台选用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2编程环境下，采用Verilog语言编程设计实现，顶层设计原理如图6所示。输入A/D采样信号宽14比特位，FPGA工作时钟为61.44 Mhz，DDC输出信号位宽16比特位，正交变换模块由loopdds和I_MUL、Q_MUL实现，CIC_D_N5_I和CIC_D_N5_Q完成正交变换后的I和Q两路信号的CIC抽取滤波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q实现了两路正交信号的低通匹配滤波。经实际通信系统验证，该设计在全数字解调器中很好地完成了多载波、多速率信号的数字下变频处理功能。

4 结语

本文主要研究了数字下变频中的各个模块结构设计与FPGA实现，由于FPGA在设计和修改上的灵活性，可以满足各种不同应用领域的设计要求，因此用FPGA代替专用数字下变频芯片，可以简化硬件电路设计，提高全数字解调器的集成度、稳定性、可靠性及可扩展性，具有很高的实用价值。

参考文献

[1] 徐小明，蔡灿辉.基于FPGA 的数字下变频（DDC）设计[J].通信技术，2011（10）：19-24.

[2] 孙琛.基于FPGA的数字下变频的设计与实现[J].信息系统工程，2010（7）：20-21.

[3] 刘凯.一种基于FPGA的数字下变频器设计[J].设计参考，2009（1）：63-65.

[4] 李玉柏.软件数字下变频的实现与算法分析[J].通信学报，2000（10）：44-49.

[5] 秦志强.阶数可变的成形滤波器FPGA 实现[J].通信技术，2009（3）：261-262，265.

[6] 李和.高速基带匹配滤波器的FPGA实现及验证[J].现代电子技术，2007（22）：154-156，160.

在设计根升余弦滚降滤波器时，采用了凯塞窗（Kaiser Window），这种窗序列虽然比其他窗序列复杂一些，但它有着更好的性能，并且使用起来更加灵活，采样速率是符号速率的4倍。利用MATLAB仿真软件FDA_TOOL设计生成的128阶根升余弦成形滤波器系数及幅频响应如图4所示。

2.4 参数配置设计

由于数字下变频需要处理不同速率的多载波信号，且各个载波信号的带宽不尽相同，因此在实际设计时，通过计算机控制软件实现对数字下变频各个模块的参数配置，可编程设置NCO输出信号频率、CIC抽取系数、根升余弦滤波器滚降系数，并可实现滤波器系数的自动计算及定点格式转换，在解调器启动工作前对FPGA中的FIR滤波器进行系数动态配置，这样就满足了不同带宽、不同载波信号的低通整形滤波。目前DDC的设计大多可实现频率和抽取系数的编程配置，而FIR滤波器系数的自动生成及动态配置是本文自主提出的设计思想。采用这项技术，实现了数字下变频中不同速率信号的匹配滤波，很好地提高了窄带信号提取的低通滤波性能。参数配置控制软件界面如图5所示。

3 数字下变频的FPGA实现

本文所描述的数字下变频设计硬件平台选用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2编程环境下，采用Verilog语言编程设计实现，顶层设计原理如图6所示。输入A/D采样信号宽14比特位，FPGA工作时钟为61.44 Mhz，DDC输出信号位宽16比特位，正交变换模块由loopdds和I_MUL、Q_MUL实现，CIC_D_N5_I和CIC_D_N5_Q完成正交变换后的I和Q两路信号的CIC抽取滤波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q实现了两路正交信号的低通匹配滤波。经实际通信系统验证，该设计在全数字解调器中很好地完成了多载波、多速率信号的数字下变频处理功能。

4 结语

本文主要研究了数字下变频中的各个模块结构设计与FPGA实现，由于FPGA在设计和修改上的灵活性，可以满足各种不同应用领域的设计要求，因此用FPGA代替专用数字下变频芯片，可以简化硬件电路设计，提高全数字解调器的集成度、稳定性、可靠性及可扩展性，具有很高的实用价值。

参考文献

[1] 徐小明，蔡灿辉.基于FPGA 的数字下变频（DDC）设计[J].通信技术，2011（10）：19-24.

[2] 孙琛.基于FPGA的数字下变频的设计与实现[J].信息系统工程，2010（7）：20-21.

[3] 刘凯.一种基于FPGA的数字下变频器设计[J].设计参考，2009（1）：63-65.

[4] 李玉柏.软件数字下变频的实现与算法分析[J].通信学报，2000（10）：44-49.

[5] 秦志强.阶数可变的成形滤波器FPGA 实现[J].通信技术，2009（3）：261-262，265.

[6] 李和.高速基带匹配滤波器的FPGA实现及验证[J].现代电子技术，2007（22）：154-156，160.