集成电路工艺外延图形漂移剖析

宋玲玲，李 浩，王利斌

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.93271部队，沈阳110032）

集成电路工艺外延图形漂移剖析

宋玲玲1，李 浩2，王利斌2

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.93271部队，沈阳110032）

外延结构的生长特性决定了埋层图形在外延层上漂移的现象，这种现象会给工艺带来危害，导致产品失效。在实际工艺中，通常是通过一定的校正原则来抵消埋层漂移的影响。另外，最后还给出了隔离击穿电压的测试分析方法。

外延；漂移；校正

1 引 言

在由体硅材料制作的双极晶体管中，体硅电阻率确定着集电极击穿电压，需用高阻材料才能取得高击穿耐压，但过大的集电极串联电阻又导致频率响应不好和大功耗［1］。外延生长技术是在1959年开始发展起来的晶体生长技术。采用低阻衬底上外延高阻材料的外延片制作双极器件，就可以解决上述矛盾。它的出现解决了过去半导体器件生产中许多难于解决的矛盾，大大提高了器件的电学特性，为高频大功率晶体管和集成电路的发展开辟了广阔道路。

在集成电路制造的双极工艺中，在单晶片上生长外延层，就会出现引入埋层漂移问题。例如，在TTL标准工艺中，需要P＜111＞单晶衬底上生长N－外延，在N－外延生长中图形会产生漂移，该现象是由于外延层的生长特性引起的。如图1所示，在埋层片上观察到的图形较实际图形向右偏移了，偏移尺寸大约为外延层的厚度。

2 基本原理

外延生长就是在一定的条件下，使某种物质的原子（或分子）有规则排列，定向生长在经过微细加工的晶体（一般称为衬底）表面上。……