高速印制板设计的布线方法研究

邢磊

(西安电子工程研究所,陕西西安 710100)

高速印制板设计的布线方法研究

邢磊

(西安电子工程研究所,陕西西安 710100)

本文主要论述了高速印制板设计中的SERDES布线方法以及详细介绍了电路中菊花链布线。菊花链布线是印制板设计中最常用的拓扑之一,结构简单,节省布线空间,但是过长的菊花链路走线会引起串扰、过冲等信号完整性问题。本文利用仿真软件,详细地验证了菊花链拓扑和端接方式的利弊。

SERDES布线 菊花链布线 仿真链路

随着高速数字电路及半导体工艺的发展，器件或芯片的工作频率越来越高，导致电路中的信号完整性问题日益突出，也使得高速印制板互联设计成为产品设计中的一个重要环节。在高速印制板互联设计中，会产生串扰、过冲和不连续性等信号完整性问题，因此必须借助信号完整性的仿真工具才能准确分析并消除问题。本文利用仿真软件，详细地验证了菊花链拓扑和端接方式的利弊。通过仿真分析，可以辅助并指导设计人员减小电路的信号完整性问题，对提高高速印制板的可靠性，降低设计成本和缩短研发周期等有重要指导意义。

1 SERDES布线方法的研究

串行接口常用于芯片至芯片和电路板至电路板之间的数据传输，随着系统的带宽不断增加，并行接口已经被高速串行SERDES所取代[1]。SERDES走线对阻抗要求比较高，要求阻抗控制为100ohm，需要尽量减少阻抗的不连续，参考平面必须为地平面。在设计中就需要减少过孔数量，让SERDES走线参考地平面。由于电源平面会有较多干扰，而且由于电源分割造成的相邻层走线阻抗突变，所以不建议使用电源层作为相邻层[2]。

在实际设计中，如果由于空间限制，无法用两个地的回流过孔，可以采取如一个过孔。另外，为了减少插座插针处的容性阻抗，减少阻抗不连续对SERDES信号的影响，需要把地平面对应SERDES管脚处挖空，一般挖空成椭圆形。

2 菊花链布线方法的研究

菊花链布线是印制板设计中最常用的拓扑之一，其连接方式简单，节省单板空间。但是很长的菊花链路走线会引起串扰，过冲等信号完整性问题[3]。CPU小系统和外部的FPGA，EPLD，CES处理器构成了非常典型的菊花链拓扑。现提取其中一条数据网络，对其进行分析。印制板及提取的拓扑结构见图1，仿真后得到的波形见图2。

通过对上述图中波形的观察，上下冲和上升时间过长，波形较差。出现这个问题的主要原因是整个链路走线过长。其次是因为源

端匹配电阻的阻值不合适或是端接方式不合适，而且接收端的分叉过长。

3 串并联端接方法的研究

当传输线终端负载阻抗与传输线的特征阻抗相等时，传输线上无反射，入射能量全部被终端负载吸收，传输线工作在阻抗匹配状态，匹配状态下传输线的效率最高。串联端接的实现方法比较简单，只需在电路中加一个电阻，就可以节省印制板的空间，而且不增加任何直流负载，不增加电源消耗。当驱动高容性负载时可提供限流作用，可以帮助减小地弹噪声。最后由于驱动端的输出阻抗受诸多因素影响，很难对串联匹配电阻的阻值进行精确的匹配。在SQ仿真工具中通过改变源端电阻的阻值观察其波形，如图3所示。

通过对波形的观察，我们发现串联电阻的波形边沿比较缓慢，很明显如果是时钟信号，对时序的影响是非常大的。通过变化端接阻值对波形有一定的改观，但是改善作用有限。

并联端接的优点在于简单，成本低，可用于分布式负载，但是驱动端需要提供额外的直流电流给终端电阻，导致功耗增加，信号边沿变快，降低高电平或提升低电平值，并且可以减小噪声容限。在SQ仿真工具中添加接收端端接电阻，观察其波形，如图4所示。

通过对波形的观察，并联端接的匹配方式更加适合菊花链拓扑。整个波形有了很明显的改观，上升沿变陡，缺点是并联端接在上拉时提高低电平值，在下拉时会降低高电平值。更重要的是，在菊花链布线中，并联端接的方式一定要放在拓扑的末端，对于双向传输的数据来说，一定要权衡利弊。过孔残桩太长，会引入传输线反射而降低信号质量。因此我们应该尽量降低菊花链中的短线的长度，尤其是时钟信号走线的长度。

4 结语

随着数字系统的时钟频率越来越高，对高速电路中的信号完整性的要求也就越来越高，采用优选布线层、控制叠层、完整的屏蔽层等方法保持信号的完整性，布局要紧凑，尽量降低链路的长度，避免残桩的出现。本文对于高速信号布线方面的研究不仅具有一定的理论价值，同时也有重要的工程意义。

[1]Eric Bogatin著,李玉山,李丽平译.信号完整性分析[M].北京:电子工业出版社,2005.

[2]Douglas Brooks著,刘雷波,赵岩译.信号完整性问题和印制电路板设计[M].北京:机械在工业出版社,2005.

[3]Stephen H.Hall,Garrett W.Hall,James A.McCall.High-Speed Digital System Design[M].2000,1-6.

邢磊(1981—),男,陕西西安人,工程师(硕士),主要从事射频电路方面及信号完整性的研究。