1.2kV SiC MOSFET器件URS应力退化机理研究

黄　宇，刘斯扬，顾春德，马荣晶，孙伟锋

(东南大学国家ASIC工程中心，江苏南京210096)



1.2kV SiC MOSFET器件URS应力退化机理研究

黄宇，刘斯扬，顾春德，马荣晶，孙伟锋

(东南大学国家ASIC工程中心，江苏南京210096)

摘要：本文首次研究了1.2kV碳化硅(Silicon Carbide，SiC)MOSFET在非钳位重复应力(Unclamped Repetitive Stress，URS)应力下的退化现象，并通过软件仿真和电荷泵测试技术对该现象进行了深入的分析.研究结果表明: URS应力会使得器件积累区由于碰撞电离产生大量的电子空穴对，其中的热空穴将在电场的作用下注入到氧化层中，使氧化层中出现许多空间正电荷，这些空间正电荷的存在使得器件的导通电阻与阈值电压出现下降，关态漏电流出现上升.

关键词：碳化硅;功率MOSFET;非钳位重复应力;退化

1　引言

碳化硅(Silicon Carbide，SiC)作为一种新型的宽禁带半导体材料，以其优良的物理化学性质成为制造高温、大功率电子器件中最具优势的半导体材料.用SiC材料制成的功率MOSFET(金属氧化物半导体场效应管，Metal Oxide Semiconductor Field Effect Transistor)与同类型的硅(Si)基MOSFET相比，不仅具有更小的导通电阻和开关速度，还具有更好的热稳定性.虽然经过20年的研究与发展，SiC MOSFET已经成功实现了量产，但是其市场化进程还比较缓慢，2013年其全球市值还不到4亿美元，相关产品也只应用于太阳能发电等少数领域［1］.SiC MOSFET之所以到目前为止市场占有率还不高，一方面是由于其价格昂贵，另一方面是由于SiC MOSFET的可靠性还缺乏比较全面的研究和验证［2，3］.

自SiC MOSFET的成品出现以来，其可靠性研究中一个最为关注的问题就是栅氧化层的稳定性.因为SiC MOSFET中SiC/SiO2界面的势垒较低［4］，当其长时间处于高栅压应力条件下时，位于SiC/SiO2交界处附近的氧化层陷阱非常容易俘获沟道中的电子，从而导致器件的阈值发生漂移.后来研究表明，如果在栅氧化层形成后加入在一氧化氮(NO)环境中退火这一步骤，就能有效降低界面态以及氧化层陷阱的数量，从而提高器件的可靠性［5～7］.然而SiC MOSFET在实际应用中不只在高栅压应力下工作，还会在接感性负载的工作过程中遭遇电感电流的冲击，针对这一问题的研究目前还主要集中于单一电流脉冲(Unclamped Inductive Switching，UIS)下的器件极限能力分析［8］，而对于非钳位重复应力(Unclamped Repetitive Stress，URS)下的器件参数退化研究到目前为止却鲜见报道.

为了填补这项研究空白，本文首次展现了1.2kV SiC MOSFET在URS应力下的参数退化现象，并通过软件仿真和电荷泵(Charge Pumping，CP)测试这两种手段揭示了参数退化的内在机理.

2　器件结构

本次研究所用SiC MOSFET器件的剖面结构如图1所示，其耐压与电流能力分别为1200V和20A.结构中N型外延层的厚度与浓度分别为12μm和9×1015cm-3，沟道区与积累区的宽度分别为0.5μm和4μm，栅氧化层厚度为50nm，N +与P +的浓度与阱深分别为5 ×1019cm-3和0.2μm，P-body的阱深为0.9μm.其中P-body通过多次硼离子注入形成，其底部浓度较高约为7 ×1017cm-3，表面沟道处浓度较低约为4×1016cm-3，这样的浓度分布使得器件在保证阈值的前提下又有效地防止了器件的穿通.并且该结构中N +与P +被源极金属短接起来，这样可以在一定程度上防止寄生三极管的开启.

3　测试方法

3.1应力退化测试

URS应力测试电路如图2所示，其中电感大小为2mH，所加电源电压为100V.应力过程中FPGA以及驱动芯片向待测管的栅极提供若干个0～15V的脉冲信号，当栅开启时，电感充电，漏端电流逐渐上升，当关断时，电感中的能量耗散在待测管中，漏端电流迅速降为0.应力期间待测管栅源电压(Vgs)、漏源电压(Vds)和漏源电流(ID)的波形如图3所示，从中可以看出当待测管开启时，ID几乎是线性上升的，因此ID峰值的大小可以通过选择适当的脉冲宽度来控制.本次实验中脉冲宽度设为160μs，对应的ID峰值为15A，并且为了不让器件在URS应力下发生热击穿，脉冲间隔设置为5ms.

3.2电荷泵测试方法

电荷泵(Charge Pumping，CP)测试技术是目前研究MOSFET退化中最有效的一种技术手段，通过该技术可以准确直接地测出界面态的数量及其分布.传统的CP测试是通过监测衬底电极的电流来测出界面态的数量，因此就需要待测管有栅、源、漏以及衬底这四个端口.而我们研究的SiC MOSFET只有三个电极(即栅、源、漏)，因此实验中使用了一种新型的三端口CP测试方法来研究器件的退化［9，10］.三端口CP测试原理如图4所示，测试时源端接地，信号发生器向栅端提供若干个幅度(VP)相等、基准电压(VB)逐渐升高的脉冲信号，同时通过电流表观测漏端电流的变化.当栅压低于N型外延层的反型电压时，空穴从P +流向外延表面，形成空穴积累，其中有一部分就会被界面态俘获.当栅压高于N型外延层平带电压但低于沟道阈值电压时，漏端的电子会流向外延表面，这其中有一部分与界面态中的空穴发生复合，也有一部分被界面态俘获，当栅压再次低于N型外延层的反型电压时，之前流向外延表面的电子并没有全部返回漏端，因此一个脉冲周期漏极有净电流产生，并且其数值Icp为负值.图5为器件在保持VP=6V时通过变化VB得到的CP曲线，图中Icp峰值反映了积累区表面界面态的数量，而Icp重新回归零点时对应的VB则反映了N型外延层反型电压的大小.

4　测试结果与讨论

图6为SiC MOSFET在电流峰值为15A的URS应力下，阈值电压(定义为漏源电压Vds=10V，漏源电流ID= 10mA时对应的栅源电压)和导通电阻(定义为栅源电压Vgs=20V，漏源电流ID=20A时对应的漏源电阻)随灌电流次数(即栅极脉冲个数)变化的测试结果.从图中可以看出，器件的导通电阻和阈值电压随着灌电流次数的增加先下降再上升.而图7显示的是不同应力强度对器件关态漏电流影响的测试结果.由图可知，随着灌电流次数的增加，器件的关态漏电流(当漏压位于800V～1650V之间时)将随之增大，而击穿电压则维持不变.

根据文献［11，12］，由于硅与铝的热膨胀系数不同，在周期性的灌电流应力下传统Si器件的源极金属铝就会产生裂缝与缺陷，因而在URS应力下其导通电阻是逐渐上升的.SiC MOSFET中的碳化硅材料与源极金属的热膨胀系数也是不同的，所以对于图6中导通电阻和阈值电压最终上升的现象是可以理解的(由于实验中我们对阈值电压的定义是与漏源电流相关的，因此导通电阻的变化能够影响到阈值电压的变化)，然而图6也显示导通电阻与阈值电压在应力一开始发生了下降，所以该器件在URS应力下必然存在一种新的退化机理.

为了揭示这一退化机理，我们首先使用仿真软件对器件进行了灌电流条件下的仿真.图8为灌电流应力下沿SiC/SiO2界面处的纵向电场与碰撞电离率分布的仿真结果，其中电场正方向定义为由器件体内指向表面的方向.从图中可以看出积累区表面的纵向电场强度以及碰撞电离率都很高，并且纵向电场的方向是由体内指向表面的，有利于空穴注入到氧化层中.所以在灌电流应力下，由于较高的碰撞电离率，积累区中产生大量高能量的电子空穴对，其中电子被漏端收集，而空穴则在纵向电场的作用下注入到积累区上方的氧化层中并被其中的陷阱俘获，结果氧化层中就出现了大量的空间正电荷.因此，当器件开启时，积累区能感应出更多的电子，从而导致器件导通电阻与阈值的下降.为了说明氧化层中空间正电荷对器件截止态的影响，我们向积累区上方的氧化层中(如图9(b)所示)加入了密度为1×1018cm-3的空间正电荷来进行对比仿真.图9(a)和图9(b)分别表示无空穴注入与有空穴注入的SiC MOSFET在Vgs= 0V，Vds= 1500V时的等势线分布.如图所示，当无空穴注入的器件处于截止态时，积累区上方的栅电极起到了场板的作用，沟道区中的等势线分布较疏.而如果在灌电流应力下器件的氧化层中出现了正电荷，这些正电荷的存在将削弱场板的作用，使得沟道区中的等势线分布较密，沟道漏测的电场较强，从而使得器件更易于产生漏感应势垒降低效应，最终导致器件关态漏电流的增大.图10和图11分别为不同空穴注入量对器件关态击穿特性及开态IV特性影响的仿真结果.可以看出，随着空穴注入量的增加，器件的导通电阻将随之下降，关态漏电流则将随之上升.因此可以得出结论，SiC MOSFET在URS应力下出现的导通电阻与阈值下降、关态漏电流上升主要是由积累区中的空穴注入到氧化层中导致的.

为了进一步验证器件在URS应力下的退化机理，我们又进行了CP实验.图12表示的是器件在灌电流应力前后的CP曲线，可以看到随着灌电流应力强度的增加，CP曲线发生了左移并且峰值相对应力前都有所下降.CP曲线的左移说明积累区中有空穴注入到氧化层中，从而导致N型外延层的反型电压发生了下降，因此这一现象又进一步验证了对器件退化机理的解释.而CP曲线峰值的下降虽然说明积累区界面态的数目出现了下降，但是在器件开启时，N型外延层中的电流只有很少一部分经过积累区表面，因而积累区的界面态对导通电阻的影响十分有限.

值得注意的是，如图12所示10K个脉冲应力过后CP曲线漂移了大约2V，而图6显示的阈值电压却只下降了大约0.5V，这两者存在一定差距.这是因为本次实验中阈值电压的定义是与导通电阻相关的，而CP的曲线的漂移是与积累区反型阈值电压相关的，虽然积累区阈值电压的变化通过影响导通电阻最终会影响到器件的阈值电压测试值，但是这两者的物理意义并不完全相同，因此CP曲线漂移量与阈值电压退化值存在一定差距.

5　总结

当SiC MOSFET处于URS应力下时，随着灌电流次数的增加，其关态漏电流会随之增大，导通电阻与阈值则会先下降再上升.导通电阻与阈值电压的上升，主要是由源极金属在长期应力下产了金属疲劳导致的.而本文主要研究的是SiC MOSFET在URS应力下导通电阻与阈值下降，关态漏电流上升的退化机理.研究表明，URS应力会使积累区的表面产生大量的电子空穴对，其中空穴将在纵向电场的作用下注入到氧化层中，使氧化层中出现大量的空间正电荷，正是这些空间正电荷的存在导致了器件的导通电阻与阈值电压出现下降，关态漏电流出现上升.

参考文献

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黄宇男，1990年8月出生，安徽巢湖人.2012年毕业于合肥工业大学电子科学与应用物理学院，现为东南大学电子科学与工程学院硕士研究生，主要研究方向为碳化硅功率器件.

E-mail: huangyu2012@ hotmail.com

刘斯扬男，1987年5月出生，安徽合肥人.2008年、2011年分别在合肥工业大学与东南大学获得学士学位、硕士学位.现为东南大学电子科学与工程学院博士研究生.主要研究功率器件的可靠性.

E-mail: liusy2855@163.com

The Degradation Mechanism for 1.2kV SiC MOSFET Under Unclamped Repetitive Stress

HUANG Yu，LIU Si-yang，GU Chun-de，MA Rong-jing，SUN Wei-feng
(National ASIC System Engineering Technology Research Center，Southeast University，Nanjing，Jiangsu 210096，China)

Abstract:The degradation behavior for 1.2kV Silicon Carbide(SiC)MOSFET under unclamped repetitive stress(URS)has been firstly investigated in detail by the analysis of two-dimensional device simulations and charge pumping measurements.It has been shown that，when the device is under URS condition，the electric field and impact ionization in the accumulation region become sufficiently large，so as to generate numerous hot holes.These avalanched-generated hot holes will be injected and trapped into the gate oxide above the accumulation region，resulting in an initial decrease of the on-state resistance and threshold voltage，as well as an increase in drain-source leakage current.

Key words:silicon carbide; power MOSFET; URS(unclamped repetitive stress); degradation

作者简介

基金项目:国家自然科学基金(No.61306092，No.61204083);江苏省自然科学基金(No.BK20130021);东南大学研究生院科研基金(No.YBPY1403)

收稿日期:2014-04-11;修回日期: 2014-07-09;责任编辑:李勇锋

DOI:电子学报URL：http: / /www.ejournal.org.cn10.3969/j.issn.0372-2112.2016.01.019

中图分类号：TP368.1

文献标识码：A

文章编号：0372-2112(2016)01-0130-05