基于有限状态机的二进制序列信号检测器的设计

李建伟（长治学院电子信息与物理系，山西长治，046011）

基于有限状态机的二进制序列信号检测器的设计

李建伟
（长治学院电子信息与物理系，山西长治，046011）

本文用Verilog HDL语言在Altera公司的现场可编程逻辑器件EP1C6Q240C8上设计了一个8位序列信号检测电路。文中介绍了Verilog HDL状态机设计电路的方法，给出了所设计电路的仿真波形，并最终在可编程逻辑器件EP1C6Q240C8上实现了该电路。

有限状态机（FSM）；序列信号检测器；Verilog HDL；EP1C6Q240C8

0　引言

序列信号检测器是将一个指定序列从数字码流中识别出来，它在雷达、遥测、数据通信、密码认证等领域中用有着广泛的应用。

在设计序列信号检测器时可以采用可编程逻辑芯片和硬件描述语言相结合的方式进行，与常规的设计方法对比，该设计方法简化了电路硬件的设计过程，使设计者将更多的精力用于软件设计，而且电路设计的稳定性也有显著提高。

1　有限状态机（FSM）及其设计电路步骤

1.1有限状态机硬件优势

当前以硬件描述语言为工具，逻辑器件为载体的系统设计越来越广泛。在设计中，状态机是最典型，应用最广泛的电路模块，其结构模式相对简单、层次分明、运行速度高效、执行时间确定。

有限状态机可应用于各种系统控制，如：微处理机与外设之间的控制、工业控制数据的加密与解密，数字信号与处理中的时序控制等。

1.2有限状态机的结构示意图

常用状态机的一般结构示意图如图1所示。

1.3有限状态机设计的一般步骤

利用状态机进行设计有如下几个步骤：