抗单粒子翻转的高可靠移位寄存器设计

苏梦瑶, 陈旭斌, 邱仅朋, 王志宇, 刘家瑞, 陈 华, 尚永衡,刘东栋, 郁发新

(浙江大学 航空航天学院,浙江 杭州 310027)



抗单粒子翻转的高可靠移位寄存器设计

苏梦瑶, 陈旭斌, 邱仅朋, 王志宇, 刘家瑞, 陈 华, 尚永衡,刘东栋, 郁发新

(浙江大学 航空航天学院,浙江 杭州 310027)

为了提高传统移位寄存器的可靠性和耐辐射性,提出抗单粒子翻转(SEU)的高可靠移位寄存器.该设计基于TSMC 0.18 μm 1.8 V 1P5M工艺,利用双边复位、位线分离和三模冗余技术,设计双边上电复位(POR)和SEU加固双互锁存储单元(DICE)结构.从原理图和版图两个层面,对传统移位寄存器结构进行全面SEU加固.为了模拟单粒子效应,在电路敏感节点注入不同线性能量传输(LET)的瞬态电流脉冲,利用Spectre仿真器及BSIM3v3物理模型,结合瞬态电路分析理论,对所设计的移位寄存器进行抗单粒子翻转性能仿真验证.仿真结果表明,提出的双边复位POR和SEU加固DICE电路在LET为100 MeV·cm2/mg时不发生翻转.与传统的移位寄存器相比,设计的移位寄存器的抗单粒子翻转能力有显著的提高,具备高可靠性和辐射耐受性,可以用于航天领域的CMOS芯片设计.

单粒子翻转；双边上电复位；位线分离；三模冗余； 双互锁存储单元

随着CMOS工艺尺寸的缩减,时钟频率增加,工作电压下降,CMOS电路中代表高逻辑状态的电荷量减小.能量粒子轰击组合电路敏感节点所沉积的电荷量没有减少,导致存储单元的单粒子翻转(single event upset,SEU)现象的影响逐渐加重[1-3],因而在深亚微米集成电路设计中,SEU的加固变得尤为重要.

移位寄存器是CMOS集成电路中使用很广泛的数字单元,在空间辐射环境下很容易受到粒子的轰击而导致单元中寄存器的数据发生错误,并且数据会一直保持错误状态直到该寄存器被刷新,从而阻碍电路的正常工作[4-5].近年来,为了得到抗SEU的移位寄存器设计,Hentschke等[6]提出多种系统级和电路级的SEU加固方法,如系统级的三模冗余(triple modular redundancy,TMR)和纠错编码、电路级的重离子耐受单元[7]、双互锁存储单元(dual interlocked storage cell,DICE)[8]等.在上述方法分析时,未引入空间辐射环境中移位寄存器复位信号的不稳定可能造成的影响.在实际空间应用中,对移位寄存器进行复位的上电复位(power on reset, POR)电路极易受粒子轰击而产生翻转,从而导致整个电路不正常复位,严重影响电路的性能.

为了实现全面的移位寄存器抗单粒子翻转加固,本文引入双边复位、位线分离和三模冗余技术,基于 TSMC 0.18 μm 1.8 V 1P5M工艺,对具有POR功能的传统移位寄存器结构进行系统级和电路级的加固,提出抗SEU的高可靠移位寄存器设计.结合瞬态电路分析理论,从原理图和版图两个层面讨论加固后移位寄存器的抗SEU特性.通过以电流脉冲模拟单粒子效应的方法,采用Cadence Spectre仿真器及BSIM3v3(BSIM指Berkeley short-channel IGFET model)物理模型对所设计的移位寄存器的抗SEU性能进行仿真验证.

1 SEU加固设计

1.1 具有POR功能的传统移位寄存器

图1 传统移位寄存器的电路结构Fig.1 Diagram of traditional shift register’s circuit structure.

具有POR功能的传统移位寄存器的电路结构如图1所示.为了便于分析,在不失一般性的前提下,以4级移位寄存器结构为例进行说明.图1中,DFF为触发器,POR为上电复位电路,CLK为时钟信号,VDD为正电源,VSS为负电源,DI为输入数据,DO为输出数据.为了防止电源上电过程中寄存器可能发生的非稳态,利用POR电路产生低电平复位信号,对移位寄存器进行初始化.

上电复位信号由低变高,移位寄存器电路开始正常工作.为了增强整个移位寄存器电路结构的抗SEU能力,在给出的SEU加固设计中,对上述POR电路采用双边复位结构进行加固,同时将移位寄存器中的触发器修改为具有自恢复能力的SEU加固DICE结构.

1.2 SEU加固的双边复位POR电路结构设计

传统的POR电路结构如图2(a)所示.上电时,POR产生的复位信号对移位寄存器中的触发器进行初始化,保证电路能够正确启动.在上电过程中,由于电源电压VDD的变化速率远大于电容C1的充电时间常数R1C1,因此A点电势VA随着VDD的增大而增大.当VA增大到一定程度时,N0导通,电路输出低电平的复位信号VRTN.当VDD稳定到系统所需的电压VDD0后,C1以R1C1时间常数进行充电,VA不断减小,当降到N0的截止电压时,VRTN变为高电平,移位寄存器电路进入工作状态.

在上电过程中,电容C1两侧电荷累积及电流电压关系满足：

(1)

式中：Q为累积的电荷量,I为流过R1的电流.假设在上电复位过程中,VDD从0时刻开始呈线性增长,在t0时刻达到稳态电压VDD0,可得VA的表达式为

(2)

式中：VA0为t0时刻A点的电势.

在上电过程中,VDD、VA、VRTN随时间的变化趋势如图2(b)所示.图中,t为仿真时间.不失一般性,本文所用的VDD0为1.8 V,为了节省仿真时间,将t0由一般的1 ms减小为9 μs.

图2 传统POR电路Fig.2 Traditional POR circuit

在空间辐射环境中,传统POR电路受到粒子轰击后很容易发生粒子翻转,导致移位寄存器电路不正常复位,使得锁存的数据不正常丢失.本文提出SEU加固的高可靠双边复位POR电路结构,如图3(a)所示.N0～N5和P0～P5均采用宽长比很小的倒管,工作时等效为大电阻.上电时,A点电势VA跟随电源电压VDD变化.此时,B点电势VB保持低电平,P6、N8导通,电路输出低电平的复位信号VRTN.VDD稳定后,电容C1以一定的时间常数进行充电,VA不断减小.当VA减小到一定程度时,P0～P5导通并对C2进行充电.最后,VA变成低电平,VB变为高电平,N6、N7导通,从而VRTN变为高电平,移位寄存器电路进入工作状态.在上电过程中,VDD、VA、VB、VRTN随时间的变化趋势如图3(b)所示.

图3 SEU加固的双边复位POR电路Fig.3 SEU hardened bilateral resetting POR circuit

对于传统的POR结构,电源电压处于稳定电平时,若图2(a)的A点被高能粒子轰击,将导致节点瞬态电流增加,从而在该节点产生较高的电压,使得N0导通,产生错误的低电平复位信号,导致系统工作不正常.对于双边复位POR结构,若图3(a)中的A点被高能粒子轰击,则P0～P5截止,错误的数据不会传至输出端.若B点被高能粒子轰击,则会导致逻辑电平翻转,产生错误的低电平复位信号.比较传统POR电路中的A点和双边复位POR电路中的B点可知,由于图2中C1约为图3中C2的10倍,从版图角度考虑,两者版图面积相差10倍,使得图3中B点受高能粒子轰击的概率比图2中A点小约一个数量级.在空间辐射环境下,本文给出的双边复位POR电路结构比传统POR电路结构的抗SEU能力更强.双边复位POR电路参数列表如表1所示.表中,W为晶体管的栅宽,L为晶体管的栅长.

表1 双边复位POR电路参数列表

以TSMC 0.18 μm 1.8 V 1P5M工艺为例进行版图设计,得到的双边复位POR电路版图如图4所示.图中,白色虚线标出的区域即为B点处及B点右侧全部电路组成的SEU敏感区域.该敏感区域面积比传统POR电路版图中的SEU敏感区域小约一个数量级.

图4 双边复位POR电路版图Fig.4 Layout of bilateral resetting POR circuit

1.3 SEU加固的DICE电路结构设计

传统DICE电路的基本原理是采用四节点冗余结构备份存储数据,电路结构如图5所示.图中,D为输入数据,D_和D互为反相,WL为控制字线.当存储单元中的单个节点因粒子轰击发生翻转,其他节点上的备份数据能够及时通过反馈恢复翻转的数据.图5中,(N0,P1),(N2,P3)以及(N1,P2)和(N3,P0)为两对交叉耦合反相锁存器结构[9].在空间辐照环境下,当DICE电路任意一个节点Xi受到粒子轰击发生翻转时,可以通过其他3个节点的正确状态使该节点的状态强迫恢复.

尽管单粒子轰击对输出的影响很短暂,但若将该输出与组合逻辑电路相连,则会导致组合逻辑电路的输出发生错误.此外,在传统的DICE电路版图设计中,为了节省空间,通常会选择将存储相同状态的输入节点相互连通.若其中一个输入节点受到粒子轰击而发生翻转,则DICE结构内部与其相连的如图6的A部分,分离位线的电路结构使4条输入线各自独立,不再两两互连,内部各个节点相互2个节点都会发生翻转,从而导致错误数据无法通过自身的反馈机制使状态恢复正常.针对这些问题,对基于DICE单元的寄存器进行系统级和电路级的加固,输入采用分离位线的电路结构,输出采用三模冗余结构,并将时钟信号进行冗余加固,如图6所示.图中,D为输入数据,D_和D互为反相,CLK为时钟信号,RSTN为复位信号,Q为输出信号.

图5 DICE存储单元原理图Fig.5 Schematic of DICE circuit structure

如图6的A部分，分离位线的电路结构使4条输入线各自独立，不再两两互连，内部各个节点相互隔离.如图6的D部分,输出采用三模冗余结构,选择从级锁存单元中的3条数据读出线,若其中一条数据线上的数据发生翻转,则可以通过三模冗余的结构使输出保持正确的逻辑状态.当2条输出线上的逻辑数据同时发生翻转时,输出数据会发生翻转.由于2个节点同时受到粒子轰击的概率较低,不对该情况进行讨论.

图6 SEU加固的DICE电路结构Fig.6 Schematic of SEU hardened DICE circuit

与传统的DICE结构相比,提出的DICE结构对触发器的时钟、输入和输出三部分均进行了SEU加固,抗SEU能力有了显著的提高.DICE电路参数如下：全部N管的栅宽为0.6 μm,栅长为0.22 μm；全部P管的栅宽为0.9 μm,栅长为0.22 μm.

以TSMC 0.18 μm 1.8 V 1P5M工艺为例进行版图设计,得到的SEU加固DICE电路版图如图7所示.图7的A～E版图部分分别与图6的原理图部分相对应.版图的布局布线引入了SEU加固的设计,减少了金属之间的互联走线；将存储相同逻辑电位的节点进行交叉布局,防止发生电荷共享[10]；增加了N、P管之间的距离；在靠近有源区的地方增加接触孔,以进一步提高电路抗SEU能力.

图7 SEU加固DICE电路版图Fig.7 Layout of SEU hardened DICE circuit

1.4 移位寄存器抗SEU性能比较

基于上述分析,对传统移位寄存器和SEU加固移位寄存器进行比较.基于传统POR和传统DICE的移位寄存器以及基于SEU加固DICE和传统POR的移位寄存器抗SEU性能较差,基于传统DICE和SEU加固POR的移位寄存器抗SEU性能一般,基于SEU加固DICE和SEU加固POR的移位寄存器抗SEU性能较好.

若未对POR进行SEU加固,则一旦在空间辐射环境下受到高能粒子的轰击,POR会产生不正常的低电平复位信号,导致整个系统无法正常工作,因此对于未对POR进行SEU加固的移位寄存器,抗SEU能力较差.SEU加固DICE结构的抗SEU能力优于传统的DICE结构,因而本文设计的基于SEU加固的双边复位POR和SEU加固DICE结构的移位寄存器结构具有良好的抗SEU能力.

2 单粒子效应模拟

选用TSMC 0.18 μm 1.8 V 1P5M工艺模型和Cadence Spectre仿真器,对设计的SEU加固的双边复位POR及SEU加固DICE电路的抗SEU性能进行仿真验证.Spectre仿真器采用的物理模型为目前业界主流的BSIM3v3[11].该验证采用以电流脉冲模拟单粒子效应的方法,分别在电路中的敏感节点注入瞬态电流脉冲,观察输出的变化[12-16].

假设高能粒子的入射深度为1 μm且垂直入射,采用双指数型电流源模型模拟故障注入,入射粒子对器件损伤的程度用线性能量传输(linear energy transfer,LET)表示.该电流源的表达式为

I(t)=f(LET)(e-1/tα-e-1/tβ).

(3)

式中：f(LET)为LET的一个线性表达式,与LET成正比例关系；tα为电荷收集时间常数；tβ为电荷轨迹建立时间常数.假定tα=200 ps,tβ=50 ps.在空间辐射环境下,LET大于100 MeV·cm2/mg的粒子出现的概率极低,因此可以认为当器件的翻转阈值>100 MeV·cm2/mg时,该器件具备良好的抗SEU能力.

没有单粒子电流脉冲注入时,传统和双边复位POR电路的仿真结果分别如图2(b)、3(b)所示.当电源电压稳定时,在敏感节点分别注入LET为10、20以及100 MeV·cm2/mg的单粒子电流脉冲,仿真结果如图8所示.图中,Ipul为瞬态电流脉冲,VRTN0为传统POR输出信号,VRTN1为双边复位POR输出信号.当LET=10 MeV·cm2/mg时,传统和双边复位POR电路输入的RSTN复位信号都不会发生翻转,仿真结果如图8(b)、(c)所示.当LET=20 MeV·cm2/mg时,在该瞬态电流脉冲的干扰下,传统的POR电路输出的RSTN复位信号将发生翻转,输出错误的低电平复位信号,从而导致整个移位寄存器无法正常工作,仿真结果如图8(e)所示.双边复位的POR电路不受干扰脉冲的影响,输出的RSTN信号将保持高电平,仿真结果如图8(f)所示.当LET=100 MeV·cm2/mg时,双边复位的POR电路不受干扰脉冲的影响,具备良好的抗SEU能力,仿真结果如图8(i)所示.

为了验证所设计的SEU加固DICE结构,如图6所示,于X节点注入LET=100 MeV·cm2/mg单粒子瞬态电流脉冲,开展单粒子效应模拟仿真.仿真结果如图9所示.图中,VCLK为时钟信号,VD为输入数据,Ipul为瞬态电流脉冲,VQ0为传统DICE输出信号,VQ1为SEU加固DICE输出信号.在该瞬态电流脉冲的干扰下,传统DICE结构能够通过自身的反馈机制使输出状态恢复正常,然而从电路输出错误状态到自反馈修复该错误状态间有一个时间差,使电路输出存在瞬时的翻转,仿真结果如图9(d)所示.由前面的分析可知,瞬时的翻转将会在组合逻辑电路应用中导致输出错误.本文提出的基于SEU加固DICE结构的触发器受到粒子轰击后,最后的输出不受电流脉冲的影响,具有更加优越的抗SEU能力,仿真结果如图9(e)所示.由于粒子轰击时钟上升沿以及同时轰击2个及以上节点的概率极低,本文未对该类情况进行讨论.

图8 传统和双边复位POR电路仿真结果Fig.8 Performance of traditional and proposed bilateral resetting POR circuits

图9 LET为100 MeV·cm2/mg时,传统和SEU加固的DICE结构的触发器仿真结果Fig.9 Performance of traditional and proposed SEU hardened DICE circuits, when LET=100 MeV·cm2/mg

3 结 语

本文采用所设计的双边复位POR电路和结合位线分离、三模冗余等技术的DICE电路,对具有POR功能的传统移位寄存器结构进行全面的SEU加固,提出抗SEU的高可靠移位寄存器设计,大幅减少了移位寄存器中POR电路和DICE电路的单粒子轰击翻转概率.通过瞬态电路分析,得到加固后移位寄存器的抗SEU特性.采用以电流脉冲模拟单粒子效应的方法,通过仿真验证了所设计的移位寄存器优良的抗SEU性能.和传统的移位寄存器相比,本文设计的SEU加固的移位寄存器的抗SEU能力得到显著的提升,具备高的可靠性和辐射耐受性,在航天领域具备广泛的应用价值.

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Design of highly reliable single-event-upset hardened shift register

SU Meng-yao, CHEN Xu-bin, QIU Jin-peng, WANG Zhi-yu, LIU Jia-rui,CHEN Hua, SHANG Yong-heng, LIU Dong-dong, YU Fa-xin

(SchoolofAeronauticsandAstronautics,ZhejiangUniversity,Hangzhou310027,China)

A design of highly reliable shift register which can efficiently fight against the single event upset (SEU) to improve reliability and SEU tolerance of traditional shift register was presented. Bilateral resetting, bit-line segregation and tri-mode redundancy technologies were applied based on TSMC 0.18 μm 1.8 V 1P5M process in order to design bilateral resetting power on reset (POR) and SEU hardened dual interlocked storage cell (DICE) circuits. The SEU hardening performance of traditional shift register was completely enhanced at both aspects of schematic and layout. Transient current pulses with different linear energy transfer (LET) were injected in sensitive nodes of circuits in order to emulate the single event effects. Simulations were performed to verify the SEU tolerance of designed shift register by introducing Spectre simulator, BSIM3v3 physical model and theoretical analysis of transient circuits. The simulation results show that the proposed bilateral POR and SEU hardened DICE do not upset even when LET reaches 100 MeV·cm2/mg. Compared with traditional shift register, the presented shift register shows great improvement of SEU tolerance as well as high reliability and radiation tolerance, which can be applied for the design of CMOS chips in the field of aerospace.

single event upset; bilateral power on reset; bit-line segregation; tri-mode redundancy; dual interlocked storage cell

2015-03-30. 浙江大学学报(工学版)网址： www.journals.zju.edu.cn/eng

国家自然科学基金资助项目(61401395)；中央高校基本科研业务费专项资助项目(2014QNA4033).

苏梦瑶(1991— ),女,硕士生,从事CMOS芯片设计的研究.ORCID: 0000-0001-8263-4039. E-mail: mysu@zju.edu.cn 通信联系人：陈华,男,博士后. ORCID: 0000-0002-2397-3919. E-mail: chenhua@zju.edu.cn

10.3785/j.issn.1008-973X.2016.04.026

TN 402

A

1008-973X(2016)04-0792-07