脉冲神经元的Nios Ⅱ多核实现方法研究

张文娟，张 喆

(东北师范大学物理学院，国家级实验教学示范中心，吉林 长春 130024)

脉冲神经元的Nios Ⅱ多核实现方法研究

张文娟，张 喆

(东北师范大学物理学院，国家级实验教学示范中心，吉林 长春 130024)

选定Izhikevich脉冲神经元模型作为计算单元，讨论了4种Nios Ⅱ处理器的通信方法.针对Izhikevich神经元的特点，经过实验比较，采用其中2种Nios Ⅱ多核通信技术相结合的方式实现脉冲神经元并行计算结构.该结构能很好地实现Izhikevich神经元的功能，并且能充分体现脉冲神经网络并行计算的特点.

多核通信；Nios Ⅱ；Izhikevich神经元模型；并行计算

0 引言

人工神经网络(Artificial Neural Networks，ANN)通过对连续输入做状态响应而进行信息处理.基于第三代人工神经元模型(Spike神经元)建立的脉冲神经网络(Spiking Neural Network，SNN)成为近年来神经网络领域研究的热点.与前两代人工神经网络模型相比，SNN更接近生物的信息处理机制.[1-3]

国内外对神经网络硬件实现的研究分为基于通用神经元处理器的芯片和基于现场可编程门阵列(Field-Programmable Gate Array，FPGA)的硬件实现[4].在FPGA硬件实现方面，C.E.Cox和W.E Blanz[5]在1992年实现了FPGA上的单隐层全连接的神经网络分类器；1994年，N.M Botros和M.Abdul-Aziz[6]实现了基于在Xilinx FPGA的全数字的多层感知器网络；H.Hikawa[7]实现了基于FPGA的激励函数可调神经元.

纯硬件实现的脉冲神经网络包含大量的乘法运算，硬件需求较高[8]，而可编程片上系统(System-on-a-Programmable-Chip，SOPC)搭建的系统具有器件少、成本低、灵活性强、数据存储方便等众多优点.[9]将神经网络与SOPC多核技术结合，可以实现人工神经网络运行的并行性、权值、结构自适应性，同时通过复……