C波段宽带高速跳频频率源的设计与实现

潘阳卉，程龙宝，杨 振

(上海航天电子技术研究所，上海 201109)

0 引言

跳频通信中载波频率受到伪随机码的控制而进行跳变，与其他通信方式相比，具有更好的保密性和抗干扰性，其中高速跳频抗干扰能力极强，基本认为不可破解，广泛应用于军事通信领域。频率源是跳频通信中的关键部分，在传统频率合成方式中有直接频率合成(DS)、直接数字频率合成(DDS)和间接频率合成(PLL)[1]。直接频率合成法结构复杂，虽然跳频时间和相位噪声等指标都较好，但是往往设计的成品体积较大，难以满足现代通信系统的要求。DDS跳频时间短、频率分辨率高，但输出杂散较多，而PLL输出杂散好、结构简单，但是跳频时间相对较长，因此这2种方案常常被结合使用[2]。乒乓式锁相环结构能够缩短一半的锁相时间，常常被用于高速跳频系统中[3]，本研究采用乒乓式锁相结构结合DDS技术，实现了跳频时间小于1 μs高速跳频频率源的设计，并在设计中创新性地采用2路DDS基准时钟来保证整个系统的杂散指标。

1 系统总体设计

DDS[4]跳频时间非常快，基本在ns级，但是其输出频率受到奈奎斯特定理的限制，实际最高频率输出较低，因此本文设计在低频段使用DDS。而PLL法，即利用锁相环电路进行频率合成，结构简单且得到的相位噪声和杂散等指标都较好，本文设计采用锁相环倍频电路将DDS得到的低频段频点进行12倍频得到最终输出频率，因系统需要较高的跳频时间指标，最终采用乒乓式锁相倍频电路，系统总体结构如图1所示。……