一种高效片间互联接口协议的设计与实现

李沛南, , ,,

(1.哈尔滨理工大学 自动化学院,哈尔滨 150080; 2.中国科学院自动化研究所,北京 100190)

0 概述

依据最新视觉网络指数和全球云指数,2014年至2019年,数据中心每年平均数据流量将从3.4 ZB增至10.4 ZB[1]。大数据时代的到来使得传统的摩尔定律,即每隔18个月～24个月处理器时钟频率翻一番,逐渐转为处理器个数、线程数以及并行算法性能的翻番[2]。

NVIDIA与IBM在文献[3]中设计的超级计算机,重新定义CPU、GPU间的互联方式与架构。AMD、ARM等公司,创立异构系统架构基金会,旨在统一CPU、GPU及高性能单元的互联架构,减小系统的复杂度,提升处理器性能[4]。国内许多机构也致力于多核研究[5-7]。单核向多核、多片发展已成为趋势。作为多片通信的媒介,片间互联在新的体系架构中将发挥举足轻重的作用。

传统片间互联结构主要有2种:支持路由功能的树结构;不支持路由功能的全互联结构。在SIMT架构中,数据搬运多在同一时刻进行,采用树结构互联时,根结点两侧大量数据交换极易导致传输瓶颈[3]。虽然树结构协议多兼容全互联结构,但路由功能模块会使得在全互联结构中占用面积较大、传输效率不高。

片间互联技术的实现主要有2种:并行技术,如HyperTransport、Parallel RapidIO;串行技术,如PCIe(PCI-Express)、SRIO(Serial RapidIO)。随着处理器频率迅速提升,并行传输时钟漂移日益严重,且所需引脚数多,使后期的实现愈加复杂。在充分吸收SerDes(Serializer/Deserializer)的优势后,串行技术,凭其传输速度快、引脚少、可扩展性强等优势,已在诸多领域取代并行技术[8]。

PCIe由Intel开发,支持多种功能,保持向前兼容,实际传输速度仅能达到理论速度的64%[9]左右,适用于实时性要求低的系统中[10]。……