一种级联型小数分频调制电路的设计实现

曾启明

（深圳职业技术学院 广东省深圳市 518060）

1 引言

频率合成电路是射频通信芯片的关键部件，随着通信速率的提高，特别是5G应用背景下，频率合成电路的性能直接影响整个芯片的技术指标[1]。锁相环（Phase Locked Loop,PLL）是一种广泛应用于射频通信芯片的频率合成电路，其原理是利用参考时钟，间接通过锁相环路将输出信号的频率锁定在某一频率[2]。利用环路良好的窄带跟踪性能，PLL可以很好地选择所需频率的信号，抑制杂散分量，并且避免了大量滤波器，有利于集成化和小型化[3]。

图1为基于双模分频器的小数分频锁相环电路结构，其主要部件包括参考信号源（fref）、鉴相器（Phase Frequency Detector,PFD）、电荷泵（Charge Pump,CP）、环路滤波器（Loop Filter,LF）、压控振荡器（Voltage-Controlled Oscillator,VCO）和分频器等。分频比序列产生电路根据频率控制字（Frequency Control Word,FCW），按照一定的工作频率输出包含小数信息的整数序列，并与N相加作为分频器的瞬时分频比，使其在{N,N+1}之间变化，从而在时间平均上实现所需要小数分频比。

当环路锁定时，VCO输出fout与外部参考时钟fref的关系可表示为：

其中，ΔN为包含小数分频信息的整数序列。根据公式（1）可知，小数分频锁相环能够以小于参考信号频率的步进输出信号频率，使分辨率不再受到参考频率的限制。

FCW的产生是实现小数分频的关键。因为分频比的变化，锁相环的实际输出频率也在不断变化。这种对分频比的调制如果是周期性，则必然产生杂散；如果是非周期的，则体现为相位噪声的恶化[4-5]。因此，产生FCW的调制电路除了能够将一个介于0和1之间的小数输入转化为离散的整数序列之外，还必须具备噪声整形特性。……