一种AXI4总线转局部总线接口设计方法

秦 冲，邓道杰，朱耀国

（航空工业西安航空计算技术研究所，陕西 西安 710065）

0 引 言

AXI4（Advanced eXtensible Interface 4，高级可扩展接口4）总线是由XILINX公司和ARM公司共同制定的新一代用于SOC（System on Chip）片上系统内IP（Intellectual Property）互联的总线规范，是第四版AMBA（Advanced Microcontroller Bus Architecture，高级微控制器总线架构）规范中定义的七个总线/接口之一[1]。

1 AXI4总线接口概述

AXI4总线协议是基于burst猝发式传输的机制，传输过程中采用独立的数据、地址通道，并且支持非对齐的数据传输。总线的数据传输方式是基于分离的地址/控制与数据多通道传输，典型读传输过程的时序如图1所示[2]。

典型写传输过程的时序关系如图2所示。

AXI4-Lite接口是AXI4接口的子集，是一种AXI4接口的简化版，该接口允许构建简单的元件接口，接口规模小，所有读写传输的猝发长度均为1（即仅支持单地址但数据的访问传输方式），所有传输访问数据的大小和数据总线的宽度均相同[3]。

2 目标模块接口概述

目标模块接口支持16位局部总线数据线访问方式（需要上位机将一次32位主机访问分为两次16位总线访问），其接口读/写访问时序图如图3和图4所示，基本配置要求：（1）读写建立和保持时间至少2个周期；（2）写访问选通时间至少3个周期；（3）读访问有效时间至少9个周期；（4）读写访问必须先读写低16位数据，后读写高16位数据。

3 逻辑设计

在充分分析AXI4-Lite接口协议时序关系，以及目标模块局部总线接口时序关系的基础上，使用VHDL硬件描述语言完成总线接口转换逻辑的设计工作。

由于目标模块接口总线访问只能单次读或单次写……