基于最小和算法的QC-LDPC 译码器的FPGA 实现

李剑凌，陈斌杰

1. 哈尔滨工程大学 信息与通信工程学院，黑龙江 哈尔滨 150001 2. 北京遥感设备研究所，北京 100854

低密度奇偶校验(low density parity check, LDPC)码是一种校验矩阵具有稀疏奇偶特性的线性分组码，由Gallager[1]首次提出，经常用于通信系统和储存系统的纠错，在满足一定的假设条件下，LDPC码的性能非常接近香农容量极限[2]。

随机构造的LDPC 码虽然具有优良的性能，但由于其没有确定性结构，编译码复杂度较大，不利于硬件实现。Fossorier[3]提出的准循环低密度奇偶校验(QC-LDPC)码在译码性能与译码复杂度方面有良好的折中。译码方面，最小和算法由于NR 和LTE 译码模块之间具有可重用性、硬件实现复杂度低等优点成为了现代SoC 设计用于LDPC 译码中使用最多的译码算法。传统的译码结构横向更新与纵向更新是完全分开完成的，纵向更新需等待横向更新完成后才可以开始，这很大程度上限制了吞吐率的提高。本文设计了一种层间流水线结构的译码器，并以FPGA 作为实现平台，以WIMAX 标准[4](2304，1152)QC-LDPC码为例，设计仿真了基于最小和算法[4]的QC-LDPC码译码器，并提高了吞吐率。

1 QC-LDPC 码的校验矩阵

QC-LDPC 码的校验矩阵[5]是由一组循环子矩阵构成，子矩阵具有如下特点:

1)每一个子矩阵都是一个n×n大小的方阵；

2)循环子矩阵的任意一行(列)都是由上一行(列)向右(下)移动一位得到的，特别的，循环子矩阵的第一行(列)由循环子矩阵的最后一行(列)向右(下)移动一位得到。

QC-LDPC 码的校验矩阵可定义为

式中:M，N为正整数，Aij是n×n大小的子矩阵，由全零矩阵或单位循环移位矩阵组成。……