高速接口电路发送器的设计*

吕新为

（西安邮电大学电子工程学院 西安 710121）

1 引言

随 着 高 速 模/数 转 换 器（Analog-to-Digital，ADC）和数/模转换器（Digital-to-Analog，DAC）分辨率和采样率的不断提高，对数据转换器接口的性能要求不断提高［1］。多路并行传输方式由于码间干扰［2］、信号偏移等问题限制了应用速度和传输距离［3］，并且还增加芯片引脚设计和板级布线与系统互联的硬件开销，直接增加系统成本［4］。而串行传输节约设计成本与空间、应用更灵活等优势使得高速串行接口电路成为高速转换器接口电路的首选，用于解决高速转换器与FPGA之间的传输问题。不仅可以克服并行数据传输带来的性能下降问题，同时可支持更高速数据传输。此外还降低了I/O需求及封装尺寸，降低静态功耗节省系统成本。

本文主要针对高速接口电路发送器［5］进行研究，高速接口电路发送器主要实现并行数据到高速串行数据的转换与传输，并解决高频信号传输时所带来的信号完整性问题［6］。发送器包含并串转换电路、CML驱动电路［7］及阻抗匹配电路三个模块。并串转换电路实现10∶1数据串化，串行数据最高位速率可达3.125Gbps，CML驱动电路将串化后的信号以差分信号传输到片外，阻抗匹配电路实现单端50Ω电阻匹配。本文采用SMIC 0.18μm工艺实现完整的高正高速接口发送端电路并进行电路功能的仿真验证。

2 发送器的设计

高速接口电路包含发送器和接收器，发送器将多路并行的数字信号转换为适合信道传输的串行模拟信号并将其传输到信道上，而接收器将信道传输过来的数据进行处理重新恢复成多路并行数据。……