小型化宽带细步进频率合成器设计

王文凯

（西南电子技术研究所，四川成都 610036）

在超外差体制通信侦察系统中，宽频带、细步进、低杂散频率合成器在系统应用中是必不可少的组成部分，得到了广泛应用并被提出了越来越高的要求。在通常的多环设计方案中，DDS+PLL 的实现方案得到了广泛应用，其中DDS 提供细步进频率，与PLL 产生的宽带信号进行混频，经过滤波后输出，以实现宽带细步进频率合成器的设计。该方案通常需要3 个甚至3 个以上锁相环实现，在现实应用中较难实现小型化、轻量化设计，且由于DDS 自身功耗高而导致系统功耗较大[1-3]。故文中提出了一种通过改变副环输出频率作为主环的参考信号，通过使用鉴相频率原理环路带宽转折点，并合理避开Delta-sigrma产生小数杂散的双环设计方案，实现小型化、宽频带、细步进频率合成器的设计[4-5]。

1 设计原理

1.1 单环PLL频率合成器

基本的单环频率合成器（PLL）由鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和反馈可变分频器（需要时）4 部分组成，单环频率合成器基本原理框图如图1 所示[6]。其中，可变分频器通常集成在鉴相器芯片中，可通过程序根据需要控制其分频比，但当压控振荡器反馈频率高于鉴相器最高工作频率时，需要外置分频器以使反馈频率满足鉴相器最高工作要求，以使鉴相器正常鉴相。PLL 系统为一个负反馈控制系统，PLL 的带内相位噪声计算公式如下：

其中，PNfloor为PLL 最终输出相位噪声，FloorFOM为鉴相器归一化噪底，fpd为鉴相频率，单位为Hz，N=fvco/fpd为分频比，fvco为VCO 输出频率。

图1 单环PLL原理框图