基于JESD204B 协议的发送端电路设计*

邵 杰万书芹叶明远盛 炜

(中国电子科技集团公司第五十八研究所，江苏无锡 214035)

5G 和物联网技术的高速发展带来了海量的数据交换需求，高速、高精度的数据传输技术显得尤为重要。JESD204B 作为一种全新的传输协议，具有确定性延时，高吞吐率，引脚数量少等诸多优点，因此在高速ADC/DAC 系统中得到广泛的应用[1-4]。目前国外厂商量产的高速产品，多数都采用JESD204B 协议。

国内高速ADC/DAC 的发展目前还远远落后于国际水平。目前能够自给的芯片通常速度较低且应用较少，随着国产化需求的提升，国内对于JESD204B 的研究也在逐步增加，多数研究都是基于FPGA 以及国外的IP 核实现，而基于ASIC 的发送端电路设计相对较少。姚亚峰等[5-6]基于JESD204B 设计了发送端电路，但是所设计电路组帧器未考虑16 bit 和8 bit 的兼容[5]，也没有详细考虑填充位和结束位。欧阳靖等[6]研究了整个发送端的设计，但是并没有给出综合的结果，此外，文献中采用导出文本数据再导入到接收端IP 的验证方式难以验证实际链路同步过程中SYNC，SYSREF，device clk 三个异步信号实时处理的正确性。

通过分析JESD204B 传输协议，采用Verilog HDL 设计了符合协议要求的发送端系统，并且采用UVM 系统验证了RTL 模型的正确性。某65 nm 工艺库综合结果表明，设计的系统能够达到协议推荐的最高速度12.5 Gbit/s。所提出的设计方案和思路可以为JESD204B 发送端电路设计提供一定的参考。

1 JESD204B 协议特点

JESD 204B 协议中，发送端从数据流的角度分为3 个部分，分别为传输层(transport layer)，加扰模块(scramble)和数据链路层(data link layer)。传输层将转换器(converter)的采样数据按照配置的链路参数映射到输出通道(lane)，加扰模块采用特定多项式对各通道的数据进行加扰，数据链路层实现链路同步、添加控制字符以及8B/10B 编码。……