数字锁相环的相位噪声分析

张占荣，王云飞，屈美霞，赵丽

（1.鄂尔多斯生态环境职业学院机电工程系，内蒙古 鄂尔多斯 017010；2.鄂尔多斯生态环境职业学院基础部，内蒙古 鄂尔多斯 017010；3.山西大学软件学院，山西 太原 030013）

现代频率源一般是由直接频率合成、间接频率合成和直接数字频率合成这三种合成技术实现的[1]。其中，最早出现的是直接合成频率源，原理简单，工作稳定，但体积大，成本高。间接合成频率源与直接合成技术相比，电路结构稍显复杂，但拥有集成度高、频谱纯净、相位噪声低、输出信号稳定、易调控等优点。而直接数字频率合成器的频率切换快，分辨率高，但是电路更复杂，输出信号的上限频率不高。因此，兼顾上述优点的数字锁相环（digital phase-locked loop，DPLL）在电气、雷达和自动化等领域中被广泛应用。

相位噪声描述的是频率信号的短期稳定性，常被用来鉴别DPLL性能的好坏。在通信系统中，信号源后级的压缩放大器和倍频会导致相位噪声的固有衰减。因此，噪声的主要形式是相位噪声，相位噪声越小，对信号传输的影响越小。当信号源作为本振时，相位噪声会与信号一同出现在解调端，恶化信噪比，进而降低系统的分辨能力，增加误码率[2]。

因此，研究低相噪、高可靠性的数字频率合成器是当代锁相技术发展的必然趋势。研究相位噪声的影响因素可以为优化DPLL的相位噪声提供可靠依据。

1 锁相环基本理论

1.1 锁相环的电路结构

图1给出了DPLL电路的基本结构。晶体振荡器（oscillator crystal，OSC）作为参考信号经过R分频器……