基于FPGA的高速大容量数据缓存单元设计

丁 辉，张会新，庞俊奇

(中北大学，电子测试技术重点实验室，山西太原 030051)

0 引言

随着科学技术的快速发展，人类在信息科学技术上有着越来越高的需求，主要的表现形式是更快和更多地接收信息，因此需要专用的设备来对这些信息进行高速接收与精确的处理[1]。在许多的产品中，FPGA外挂DDR3作为存储器有着广泛的应用，通常采用的是FPGA自带的IP Core 进行开发设计，缩短开发周期[2]。由于DDR3只有一套数据访问通道，无法满足多通道数据输入的要求，本设计提出一种分地址存储技术可以对多通道数据进行分别存储，加速了数据存储的速度，并且使用2组DDR3，采用乒乓读写的方式，极大地缩短了数据读写的时间。

1 高速大容量数据缓存器方案设计

高速大容量数据缓存器是针对一些高速大容量数据无法及时存储和处理而设计的一种缓存器，如图1所示，本设计中使用的是高速串行接口GTP进行数据的传输，单通道GTP接口速度最快可达6.6 Gbit/s，数据输入后进入接收总线模块，此模块主要用于将传输的输入数据位宽进行匹配，然后产生数据的写地址信号与写数据信号同时接收来自下一级的写反馈信号[3]。

图1 高速大容量数据缓存器整体设计框图

接收总线产生地址与数据信号后，将信号输入到写仲裁模块，本设计中采用的是2片DDR3切换进行读写的方式，所以数据进入写仲裁模块进行相应的判断，将数据与地址输出到相对应的DDR3模块中，设计中是2片DDR3读写切换进行，所……