一种短波天线信号合成电路的设计与实现

鞠康 王昶

摘要：为了提高短波通信电台信噪比，设计了一种天线信号合成电路，采用DSP+FPGA为核心的体系架构，8路天线射频信号进入板卡后经过模数转换、数字下变频、信号处理、形成1路合成基带信号，最后合成后的基带信号经过上变频和DA变换后形成最终的射频输出。此外，数字基带信号还可以通过光纤或者SATA的形式輸出到数据存储机中。

关键词：高速采集;数字下变频;信号处理;信号合成;FPGA;DSP

中图分类号：TN919          文献标识码：A

文章编号：1009-3044（2021）13-0220-04

1 引言

长期以来，无线通信的主要目标就是扩大用户容量，提高数据速率和增强信道的可靠性，而信道可靠性是其中的重中之重。增强信道可靠性能够降低误比特率或者减少数据丢失的概率，直接关系到系统的实用性和用户的体验程度。多天线信号合成技术即是一种重要的改善信道可靠性的方法，其核心思想在于利用多幅天线收集信号能量，配合合适的信号合成加权算法，最终达到提高信号接收质量，降低天线建设成本的目的[1]。理想情况下，输出的合成信号信噪比为所有组阵天线信噪比之和。天线信号合成技术具有许多优势：性能更好、工作更稳健、建造费用较低、灵活性更强[2]。

2 概述

本电路主要为满足短波通信天线合成器的需求而设计，主要完成8通道射频信号的数字接收和合成处理，并输出1路合成后的射频信号。板卡采用8片ADC对射频信号进行数字化，然后通过DDC下变频成数字基带信号;数字基带信号的处理由DSP完成，形成1路合成基带信号，最后合成的基带信号经过上变频和DA变换后成为最终的射频输出。另外，电路还具有对外的控制接口和数据传输接口。数字基带信号可通过光纤或者SATA的形式输出到数据存储机中。

3 电路设计

3.1 总体设计

电路组成框图如图1所示，主要包括5个部分：模数转换（AD）、数字下变频（DDC）、FPGA+DSP、数字上变频+数模转换（DUC+DA）以及数字信号输出部分。

在系统中，本电路前端需要加上模拟接收模块，用来直接接收天线信号。模拟接收模块对接收到的源信号进行高压防护、滤波、放大、衰减等处理，将信号调理到适合本电路处理的范围内，并起到保护系统的作用。

输入电路的射频信号首先经过单转差电路变为差分信号，ADC采样成数字信号后，通过两片4通道DDC下变频成数字基带信号，之后进入FPGA+DSP模块进行处理与合成。数字基带信号的高速缓存由FPGA内部配置的FIFO完成，同时FPGA还负责各部分电路的时序控制和通信接口控制，信号处理与合成由DSP完成，最后合成的基带信号经过上变频（DUC）和DA变换后成为最终的射频输出。数字基带信号也可以直接通过光纤输出到上位机中。

3.2 采样电路

采样电路由三部分组成，分别是单转差电路、模数转换电路以及采样时钟电路。

单转差电路是将输入电路板的单端信号转换为差分信号，以满足ADC输入形式的要求。而且差分信号相比单端信号具有更强的抗干扰能力，更适合板内信号的传递。

在系统中电路接收的是短波射频信号，频率上限为30MHz。尽管前端模拟接收模块会对30MHz以上的信号进行滤波，但考虑到滤波器在带外近端的衰减值通常不是很理想，为防止30MHz以上强干扰信号混叠进入工作频率，设计中将ADC采样频率定为100MHz，这样可以有效利用数字滤波器滤除带外的强干扰信号。另外，更高的采样频率在下变频处理中也能获得更高的信噪比改善因子。综合以上考虑，AD芯片采用LINEAR公司生产的16位高性能模数转换芯片LTC2209。LTC2209最高采样频率可达160MHZ，SNR高达77dBFS，具有100dB的SFDR，时钟和信号输入均为差分输入形式。

采样时钟是保障ADC性能的关键电路，必须低抖动。因此时钟源、时钟分配电路应选型合适、布线良好。本电路选用AD9523加板内晶振的方式来实现低抖动时钟的产生和分配。AD9523具有14路输出时钟，抖动小于150fs，输出路数及输出差分信号均满足设计要求。当系统需要与外参考源相关时，可输入外标频。AD9523能滤除外部参考源的相位噪声，使输出时钟抖动受参考源的影响很小。电路中外时钟与板内时钟按需求切换，在系统应用中更加灵活多变。图2为AD9523在本电路中实现的功能框图。

3.3 下变频电路

数字下变频是降低数据率的一种方法，通过对信号下变频，经低通滤波后进行抽取得到后端DSP便于处理的低速基带信号[3]。目前有两种比较主流的实现DDC的方式：专用DDC芯片实现和FPGA实现。FPGA内部实现的方式灵活可控，不像专用芯片功能固定，配置单一。但FPGA实现需要更长的开发周期和成本，特别是对于多通道系统来说，需要选择资源更丰富的FPGA、进行更复杂的设计。而使用专用DDC芯片开发周期较短，且更加成熟可靠。

在所需功能固定的情况下，综合考虑时间成本和性能稳定性，数字下变频功能采用专用DDC芯片AD6636实现，其主要性能指标如下[4]：

a） 4路独立的处理通道;

b） 最高输入数据频率150MHz;

c） 噪声电平小于101dBc，寄生频率分量小于110dB;

d） 每个通道具有2个固定系数和3个可编程滤波器;

e） 具有数字AGC功能，提供96dB的调整范围。

单片AD6636集成了4个独立的处理通道，有利于减少电路板面积。电路中使用2片AD6636完成8路信号的数字下变频功能。

前级ADC输出的CMOS电平采样数据，可与AD6636的输入端直接相接。它们之间的数据格式为16位定点数、二进制补码，所以LTC2209的MODE引脚上拉为2/3VDD，AD6636的输入端EXP[2：0]要接地。4片LTC2209输出端口分别对应AD6636的INA、INB、INC、IND 4个输入通道，连接关系如下图所示。

下变频后的基带数据从AD6636的数据输出接口输出，每片AD6636有3个数据输出接口，其中2个作为基带数据的输出接口，每个输出接口对应2个接收通道。输出接口接入FPGA，通过接口逻辑转换后与DSP的Link口对接。DSP通过Link口完成基带数据的接收。三者的连接关系如图4所示。

3.4 FPGA+DSP

FPGA实现电路各器件接口之间的“粘合”功能，是高速数据的中轉、转发核心，同时负责对各芯片的配置控制和时序控制。对外的控制接口和数据输出也通过FPGA逻辑实现。FPGA采用XILINX公司的Virtex5系列XC5VLX110T，用户IO数量640，满足外围器件较多、IO接口需求大的要求。另外，该FPGA还具有RocketIO功能，16对通用高速串行收发器（GTP）搭配不同的输出模块可用来实现板卡之间的高速互连和远距离高速数据传输。

DSP需要完成8路基带数据的信号处理，形成1路合成的基带信号，同时要实现与FPGA之间的高速数据互传。本电路采用ADI公司生产的一款高性能数字信号处理器TS201，主频达到600MHz，24MB内存，集成双运算单元、4条独立的128bit宽内部总线、14个DMA通道控制器和一个SDRAM控制器。其具有的64bit 外部总线接口和4个Link接口可用于FPGA高速数据传输。设计中单个采样通道的基带数据量低于4MB/s，8个通道的总速率不超过32MB/s，而TS201的Link口速率最高可达600MB/s，远高于基带数据传输速率的要求。

合成后的数字基带信号需要经过数字上变频和数模转换成射频信号输出，电路中采用DUC、DAC二合一的器件AD9957完成。AD9957有串行和并行两种数据接口，其中串行接口用于片内寄存器的访问和配置，并行接口用于基带数据的输入。串行接口接入FPGA，经过逻辑转换后与TS201外部总线对接，TS201可通过外部总线接口直接访问AD9957的片内寄存器。并行接口接入FPGA后与FPGA内部的双口RAM连接，在发射信号时，并口的数据会根据RAM中数据的内容更新。TS201可通过外部总线接口将要发射的数据写入FPGA双口RAM中。另外，AD9957的一些控制信号也接入FPGA中，由程序控制。

3.5 外部接口

上位机指令的下达由串口实现，通过插线帽设置DB9接口上的RS232和RS422两种串口模式切换，满足不同主机的接口要求。电平转换芯片采用通用芯片MAX3232和MAX3488，接口逻辑由FPGA实现，并最终由TS201的外部总线接口实现串口的读写。

光电转换器采用Avago公司生产的模块AFCT-5944ALZ，由FPGA实现并串转换和ROCKETIO协议。光纤接口的速率可达2.5Gbit/s，用于数字信号远距离高速率传输。

此外板卡上还预留了一对ROCKETIO收发接口，采用SATA接口的物理形式，电信号直接收发，用于近距离的板间互联。

3.6 印制板设计

因为FPGA IO利用率很高，所以使用的布线层较多，在印制板设计中采用了12层结构。其中8层为信号层，4层为覆铜层，层压结构依次为顶层、地层1、信号层1、信号层3、电源层1、信号层2、信号层5、地层2、信号层4、信号层6、电源层2、底层。

印制板在整体结构上保持对称，增强了机械强度和可靠性。同时保证每个信号层紧邻至少一个覆铜层，提供了电压参考和合理的电磁屏蔽。并且由于地层的屏蔽作用优于电源层，因此敏感信号（易产生干扰或者易被干扰）的信号层最好靠近接地层，而不是电源层[5]。

4 软硬件配置与实现

LTC2209工作模式的配置通过引脚的上下拉电阻实现，设计中利用冗余的上下拉电阻保持对芯片配置的可调性。各配置管脚和默认值如表1所示。

FPGA实现对电路中各芯片的控制、配置，以及与TS201外部总线、LINK口的数据传输。主要实现的逻辑功能有：

1）TS201外部总线接口，对TS201地址总线进行译码，使其可以访问FPGA内部寄存器组。寄存器组中不同寄存器对应不同芯片的接口逻辑，通过寄存器的操作实现对外围芯片的配置。可实现配置的芯片有AD6636（BPI×2），AD9957（SPI×2）、AD9523（SPI）;

2）TS201的4组LINK口，需要实现双时钟沿的LINK数据的串并转换以及与其他数据接口的对接，主要有以下2种：1）8路基带数据接口，AD6636输出到FPGA内部FIFO，TS201通过LINK口读取FIFO内的数据;2）LINK口协议到RocketIO协议的转换，实现2组高速串行RocketIO输出数字基带数据，1组物理接口为光纤模块，用于远距离传输，1组物理接口为SATA，用于近距离板间互联;

3）TS201总线接口与AD9957并行数据输入的对接，用于AD9957基带数据的输入，数据缓冲使用FPGA内部的双口RAM，TS201通过外部总线接口（流水线协议）将基带数据写入双口RAM，AD9957在发送射频信号时读取双口RAM中的数据;

4）中断功能，FPGA产生TS201的中断信号及中断复用逻辑，需要产生的中断有基带数据读取中断和RocketIO发送完成、接收数据中断。

5 仿真与调试

在调试中发现8通道采样电路相互间有明显的串扰现象，幅值在-60dBM以上，使电路整体的信噪比指标得不到满足。结合各种因素判断是因为各AD通道共用了模拟地以及3V3电压，串扰信号主要通过共地互相传导。在第二版的改动中将8个采样通道的模拟地都进行了分割，之间用磁珠隔离，供电以4个通道为一组，用两个电源模块分别供电，解决了串扰问题。

FPGA内部功能模块的仿真通过ISE集成的仿真工具ISIM和Chipscope进行。仿真需要建立工程，编辑完整的测试激励文件，设置约束参数等。调试时，使用JTAG下载线加载bit文件，同时可通过JTAG口使用chipscope进行在线仿真。JTAG链路还应包括存储FPGA程序的Flash，通过JTAG将镜像文件（mcs）烧写进Flash。电路板上电后，Flash通过并行加载接口（BPI）将镜像文件加载到FPGA中，完成对FPGA的配置。注意，此时FPGA的模式选择引脚M[2：0]应配置为‘100，即8位并行、输出cclk的模式。

DSP芯片TS201的JTAG接口采样双排14插针的形式，通过一些上下拉电阻和缓冲后与TS201连接。调试时，TS201的程序用VisualDSP软件通过仿真器的JTAG口连接DSP进行程序下载和动态调试。工作时，TS201的程序存储在Flash芯片中，上电后Flash通过并口自动加载TS201程序。烧写Flash时，用JTAG口下载运行TS201的烧写程序，烧写程序会将要烧写的固化文件（事先用VisualDSP软件生成）通过并口写入到Flash中。

6 结束语

本文给出了一种短波天线信号合成电路的设计方法，天线信号经过信号处理和合成后可通过FPGA的RocketIO模块发送数字基带信号，或者通过DUC+DAC输出合成后的射频信号。各章介绍了电路的组成、重要电路的设计以及软硬件的配置与实现。所设计的板卡经过调试与验证，满足功能要求，具有良好的性能。在实际应用中不对现有短波通信设备做较大改动，即可使接收的信噪比获得天线阵列信号合成后的改善，具有较强的通用性，适合模块化设计。

参考文献：

[1] 万明康，罗柏文，于宏毅，等.相关噪声条件下的多天线信号合成性能分析[J].计算机工程与应用，2010，46（23）：12-14，30.

[2] 漆雪梅，张效义.基于EM的多天线信号合成权值估计算法[J].信息工程大学学报，2011，12（3）：302-306，317.

[3] 朱良，费元春.AD6636在宽带数字中频接收机中的应用[J].现代电子技术，2005，28（23）：39-41.

[4] Analog Device Datasheet： 150 MSPS， Wideband，Digital Downconverter （DDC） AD6636.

[5] 孙露.PCB抗干扰设计中的合理分层[J].宁波教育学院学报，2012，14（5）：93-94，109.

【通联编辑：梁书】