基于SystemC参考模型的UVM验证平台设计

汪永峰，卜 刚

(南京航空航天大学 电子信息工程学院，江苏 南京 211106)

0 引 言

当下芯片验证技术已经逐渐跟不上芯片设计的步伐，在完整的芯片研发过程中，芯片验证往往要占据整个芯片研发周期的70%以上[1]。可见，在不降低验证要求的情况下，缩短验证时间可以有效地缩短芯片研发周期，加快芯片上市时间。

该文旨在以超高频(ultra high frequency，UHF)射频识别(radio frequency identification，RFID)数字基带处理单元中读写器发送链路为例，设计一款可复用的验证平台。由于SystemC语言可以用来搭建事务级、高抽象级的虚拟原型，并且其与SystemVerilog语言均支持事务级建模(transaction level models，TLM)通信机制，这为SystemC和UVM之间的通信提供了可能[2]。这里选用SystemC建模作为参考模型接入UVM验证平台，将参考模型的输出和寄存器传输级(register transformation level，RTL)设计的输出进行比对。SystemC语言更注重算法级的设计，与更偏向于物理级的RTL相比拥有更快的仿真速度。并且将具有可重用、激励随机化等优点的UVM与SystemC语言结合起来，不仅提高了验证的全面性，还缩短了验证所需要花费的时间。

1 UVM的优势

通用验证方法学(university verification methodology，UVM)是一个以SystemVerilog类库为主体的验证平台开发框架，为验证人员提供了一系列通用验证组件(university verification component，UVC)，例如uvm_driver、uvm_monitor、uvm_agent等[3]。总的来说，UVM之所以能够得到广大验证人员的青睐，是由于UVM验证方法学相比于其他的验证方法包含以下几点优势:

(1)UVM拥有自己的基类库，验证工程师可以利用继承功能复用这些通用验证组件来构建需要的验证环境，为验证平台的搭建提供了便利，缩短了搭建验证平台所需要的时间[4]。……