HDB3编译码设计的FPGA实现

刘雪峰，张 希

（1. 西安交通工程学院，陕西 西安 710300；2.西安黄河光伏科技股份有限公司，陕西 西安 710048）

0 引言

在进行长距离数据通信之前，通常要对数据进行编译码处理，HDB3码因具有无直流成份、低频成份和连0个数最多不超过三个等优点而被广泛采用。其所具有的时钟恢复和抗干扰性能更适合于长距离信道传输。鉴于此，本文设计了基于FPGA的 HDB3编译码系统。

本设计利用Verilog HDL编写软件代码，采用模块化的设计方案，在QuartusⅡ开发软件上，完成了硬件的布局与软件的仿真，并用ALTERA CycloneⅣ系列的芯片进行了软硬件功能验证，与理论输出值保持一致。FPGA具有高集成度、响应速度高、编程可重复的特点，故本设计具有软件灵活可靠、硬件调试方便、较低开发成本、系统稳定可靠等优点。

1 HDB3编译码的设计

1.1 HDB3编译码的原理

HDB3码是为了克服AMI码的长连零现象而出现的，将4个连续的“0”位元取代成“000V”或 “B00V” 。其编码规则如下：一是将消息代码转换为AMI码；二是检查AMI码中连“0”的情况，出现4个或4个以上连“0”时，将第4个“0”变为与前一个非“0”符号同极性的符号，用“V”标识（+V和-V）；三是检查相邻V符号之间非“0”符号是否为偶数，如果为偶数，则将当前V符号前一个非“0”符号后的第一个“0”变为“B”，“B”的极性与前一个非“0”符号相反，并使“V”后的非“0”符号从“V”开始再交替变化。根据编码规则，V码脉冲与前一个脉冲具有相同的极性。可从接受的信码中找出V码流，根据通信传输中加取代节原则，V码与前三位码是取代码，需复原为四连0。只要找到V码，不管V码流前是两个“0”码，将取代节清零，完成了扣V扣B功能，进而得到原信码序列。……