一种基于位线电荷循环的低功耗 SRAM 阵列设计

张瀚尊 贾嵩 杨建成 王源

1. 北京大学微电子学研究所, 北京100871; 2. 北京大学微电子器件与电路重点实验室, 北京 100871;

目前, SOC 芯片离不开基于 SRAM 的高速缓存,而 SRAM 往往占据 SOC 的绝大部分面积, 因此低功耗 SRAM 对移动设备 SOC[1]非常重要。近年来, 尽管 FinFET 工艺以更小的晶体管尺寸和更低的功耗广泛应用于 SRAM 的制作, 但更低的工作电压和相对剧烈的工艺波动使其需要搭配使用读或写辅助电路才能实现预期的读写指标[2]。辅助电路会带来额外的能量损失, 导致 SRAM 阵列的功耗不能随着电源电压的下降而显著降低。

在 SRAM 阵列中, 动态功耗主要来自对大扇出位线进行预充电或电压状态切换[3]。例如, 在采用标准 14 nm 工艺 spice 模型搭建的位线全摆幅阵列仿真中, 位线预充电消耗的能量占总动态功耗的 90%以上。在常规的 SRAM 阵列的读操作结束后, 这部分位线预充电荷会被单元的存“0”节点直接泄放到 GND, 导致潜在的电能浪费。如果这部分电荷可以伴随读写操作被回收或再利用[4–7], 则可以大幅度降低总体的动态能耗。Kim 等[4]首次提出一种使用0.13 μm 工艺, 电源电压为 1.5 V 的基于位线电荷循环的 SRAM 阵列, 电荷随着连续的写操作, 从第一列的位线向后面的位线传播, 实现电荷共享。这种循环方式以降低写操作的位线摆幅为代价, 与没有用循环位线的阵列功耗相比, 写功耗降低 90%,但是单元的写静态噪声容限(write noise margin,WNM)减少 75%, 此外, 与选中单元(full selected bitcell, FSBC)位于同一行的半选单元(HSBC)的稳定性变得不容乐观。在 Kim 等[4]设计的基础上, Yang[1]在读写操作中都实现位线电荷循环, 而不会降低读静态噪声容限(static noise margin, SNM), 但WNM依然降低。……