基于FPGA 模拟的阻变神经网络加速器评估方法

石永泉，景乃锋

（上海交通大学 电子信息与电气工程学院，上海 200240）

0 概述

随着大数据、深度学习和云计算的不断发展，神经网络需要处理的数据量越来越大，对硬件算力的要求也日益提高。传统冯·诺依曼体系结构中内存单元和运算单元之间的大量数据流动会导致计算单元的长时间空闲，限制数据处理速度并进一步增加系统功耗［1］。相比传统冯·诺依曼体系结构，存算一体（Processing-in-Memory，PIM）体系结构将权值数据的存储与机器学习和神经网络算法中的向量矩阵乘法（Matrix-Vector Multiplication，MVM）运算在忆阻器件［2］上实现，成为解决访存瓶颈的有效途径。

尽管存算一体体系结构为解决存储墙问题提供了新的思路和方法，但是存算一体神经网络加速器的架构设计依然面临很多挑战。存算一体神经网络加速器架构设计需要对加速器进行精确的建模和仿真，模型中需要包含数据访存、指令译码等细节信息［3］，并通过软件模拟器方式实现［4］。然而，对于大规模深度神经网络，软件模拟器仿真的时间开销往往是不可接受的。传统硬件模拟器虽然仿真时间短，但是仅支持单一的网络，灵活性较差［5-6］。本文提出一种基于现场可编程门阵列（Field Programmable Gate Array，FPGA）模拟的阻变神经网络加速器评估方法，同时设计硬件资源的软件分时复用方案，并在DIGILENT ZYBO-Z7 开发板上进行阻变神经网络加速器评估方法的软硬件设计。

1 面向存算一体加速器的架构和指令集分析

1.1 忆阻器阵列的计算特性

忆阻器阵列集成计算和存储功能，一般通过非易失性阻变随机访问存储器（Resistive Random Access Memory，ReRAM）［7］实现。……