一种高速跳频信号的数字信道化宽带接收设计

王 杰

(中国西南电子技术研究所，四川 成都 610036)

0 引言

通信侦察的主要任务是利用电子情报侦察手段对敌方发射的辐射源信号进行搜索与截获、分选与识别、调制参数测量和解调译码等。当前美国及北约国家的数据链均采用了高速跳频和直接序列扩频体制[1]，其具有跳频速度快、频点多、带宽宽、扩频码复杂等特点，信号的捕获、跟踪和检测极为困难[2]。

针对信号的捕获跟踪，传统的侦察方式为将接收的射频信号通过模拟下变频变换到中频信号，经过AD 数字采样后送数字信号处理模块完成信号的频谱计算和功率估算等，从而完成信号的检测和分选识别。该方法针对带宽小、跳速慢、频点少的信号效果较好，但针对跳频带宽、频点多的信号则处理能力不足，FPGA 的资源无法满足多路信号同时下变频、滤波和频谱并行计算处理。此外，当前装备发展的趋势是低功耗、小型化方向发展，传统模拟下变频方式已经很难满足这方面的需求。

美国亚德诺半导体公司(Analog)先后推出了AD9361、AD9371 及ADRV9009 等类型的射频频率捷变芯片，随着芯片的换代升级，其芯片的功能越来越强大，其中ADRV9009芯片的处理带宽可达200 MHz。本文提出基于ADRV-9009+Zynq 的处理架构实现宽带高跳速信号的数字信道化宽带接收设计，后端FPGA 处理采用多相滤波处理方式，通过抽取后再滤波，可大大节省FPGA 的硬件资源。该方法可针对特定频点间隔的高速跳频信号、扩频信号等，经仿真调试和FPGA 板级调试均有较好的效果，大大节省了FPGA 的使用资源，具备推广到其他非协作信号侦察的应用前景。

1 高速跳频信号的工作原理

高速跳频信号主要应用于通信电台、敌我识别、数据链等平台上，其主要采用了跳频、直接序列扩频和跳时等反侦察通信技术，具有较低的截获慨率。

针对该类信号跳频快和带宽大的特点，采用宽带数字信道化接收和高速数字信号处理相结合的技术，从而为后端的信号检测和参数估计提供预处理的数据。

图1 所示是一种常规的高速跳频信号的信号发射流程，完成跳频之前该跳频信号还会进行扩频调制、加密处理和载波选择等，故对其侦收处理的难度较大。

图1 高速跳频信号波形的发射流程

2 针对高速跳频信号的宽带侦收总体设计

针对高速跳频信号的侦收包含三个关键技术：宽带接收处理设计、信号的参数估计和信号的解调解译。其处理的流程如图2 所示，本文主要针对前端高速跳频信号的宽带接收处理设计展开分析。前端天线接收的信号通过两片ADRV9009 芯片完成L 频段信号的下变频和AD 采样。采样后的两路数字基带信号送入一片FPGA实现滤波、数字信道化处理，变成每路采样率较低的基带信号。

图2 高速跳频信号侦收处理流程

假定某高速跳频信号的通道间中心频率间隔为3 MHz，其跳频带宽为300 MHz 左右，有效带宽为64 个，为了保证侦收对信号的全概率覆盖，多相滤波数字信道化采用50%的混叠设计。多相滤波数字信道化各信道带宽设计为6 MHz，接收通道1、2 输出涵盖频段为前段150 MHz，划分为32 个信道，接收通道3、4 输出频段涵盖后段的150 MHz，划分为32 个信道。多相滤波数字信道化处理由4 个完全相同的16 路数字信道化组成，通过控制ADRV9009 不同的射频频点可实现某高速跳频信号频段的全覆盖。其信道划分如图3 所示。

图3 高速跳频信号宽带数字信道化

3 ADRV9009 工作原理及特点

ADRV9009 是一款高度集成的射频 (RF)捷变收发器，提供双通道发射和接收器、集成式合成器和数字信号处理功能。其1 路接收通道的处理流程如图4 所示。

图4 ADRV9009 的接收处理流程

ADRV9009 接收链路按信号流程依次为：模拟正交混频、TIA (跨导放大器)、ADC、第一级抽取、第二级抽取、可编程FIR 滤波器、正交校正、直流校正、直流增益和中频变换后通过JESD204B高速接口后送后端FPGA 完成后续数字信号处理及解调/译码[3-4]。

ADRV9009 的接收通道最大可支持带宽为200 MHz，而某高速跳频信号的最大带宽达300 MHz，因此两片ADRV9009 的四个接收通道可实现高速跳频信号的全带宽覆盖[5]。

4 针对高速跳频信号多相滤波处理的原理

如前文所述，本文用两片ADRV9009 实现高速跳频信号的全带宽覆盖。ADRV9009 输出的是经过抽取、滤波后的零中频基带信号。鉴于ADRV9009 送入的是基带I、Q信号，因此，本设计采用复数的数字信道化多相滤波结构[6-7]。

根据复信号的信道化原始结构，可得第k 路信道的输出[8]为：

各信道可选择奇划分和偶划分，为了推导及实现方便这里选择奇划分，令：

根据以上推导，可得基于多相滤波结构的信道化接收机结构模型如图5 所示。

图5 复信号的多相滤波结构

由于D 倍抽取器位于滤波器之前，每个信道的抽取滤波器不是原来的原形低通滤波器h(n)，而是该滤波器的多相分量hp(m)，其运算量降至原来的1/D，极大地提高了该信道化接收机的实时信号处理能力。多相滤波数字信道化具有数字信号处理的全带宽、全概率覆盖、各通道并行处理等特点，而且其运算量低，便于硬件实现[9-10]。

5 FPGA 的多路数字信道化处理设计

5.1 FPGA 处理流程

FPGA 采用Xilinx 的XC7Z045，FPGA 主要完成ADRV-9009 芯片的驱动配置和AD 信号接收。接收的零中频基带数字信号经16 倍抽取、滤波和16 点FFT 变换后输出各路通道的处理结果。其处理流程如图6 所示。

图6 FPGA 的处理流程

5.2 FIR 原型低通滤波器设计

多相滤波设计中的滤波器组的设计相当重要，这组低通滤波器是对原型低通滤波器进行移位抽取得到的。本方法采用无盲区的信道划分方式，采样率为96 MHz，信道数为16 个，每个信道带宽是6 MHz。综上所述，采用MATLAB 的Fdatool 设计完成[11]。FIR 滤波器的幅频响应如图7 所示。

图7 FIR 滤波器的幅频响应

5.3 FFT 设计

由于DFT本身需要做大量的蝶形运算，在FPGA 工程实现中采样FFT 的IP 核来实现。每次送入16 个采样点，处理完成后16 通道并行输出，送后续的处理模块完成高速跳频信号的信号检测和参数测量。

6 MATLAB 仿真及FPGA实现

6.1 MATLAB 仿真结果

利用MATLAB 针对高速跳频信号的L 频段的多相滤波设计方法完成仿真。设置当前ADRV9009 的AD1 通道接收频率设置为f0，AD2 的通道接收频率设置为f0+3，那么根据高速跳频信号的频点和带宽的关系，两个数字信道化处理模块可将高速跳频信号的L 频段所有对应的跳频点完全覆盖。

由于四个16 路的数字信道化结构完全相同，下边以一个模块的仿真来阐述。设置当前的高速跳频信号的三个跳频频点分别为f0、f0+3、f0+6，则经过ADRV9009 后的输出的基带IQ 信号如图8 所示。

图8 三个不同跳频频点的脉冲波形

经过多相滤波处理后的波形如图9 所示，由于经过多相滤波处理的信号为复信号，因此取复信号的模。

图9 MATLAB 相应通道的输出波形

由图9 可见，一个通道只出现对应频点的高脉冲信号，其他的通道信号幅度明显降低，这和理论推导结果一致。

6.2 FPGA 仿真结果

6.2.1 FPGA 的仿真结果

图10 是采用Modesim 对实现后的FPGA 算法完成仿真。由于MATLAB 信道的编号是从1 开始而FPGA 是从0开始，故其仿真结果和MATLAB 的仿真结果是一致的。

图10 Modesim 的仿真结果

通过板级测试，其9、10、11 通道实测结果如图11所示。由图可见，9、10、11 通道信号的脉冲幅度显著大于其他信道的脉冲幅度。工程实现后脉冲落入的信道和理论推导及MATLAB 仿真结果是完全一致的。

图11 FPGA 在线实现结果

6.2.2 资源分析

FPGA 的乘法器(DSP)资源是最宝贵的硬件资源，实现乘法和其他的算术运算均需乘法器来完成。采用多相滤波体制每路的乘法器(DSP)是4 个，则总共需要512个DSP，加上FFT 变换的DSP 总共需要528 个乘法器就可完成该带宽下高速跳频信号的数字信道化处理。如果采用传统的下变频滤波的方式，每一路数字混频滤波大概需要67 个DSP，则高速跳频信号的51 个频点总共需要3 417 个DSP，此时一片XC7Z045 的DSP 资源无法完成此工作。

7 结论

针对高速跳频信号的侦察由于其信号带宽宽、跳速快、编码体制复杂，对接收机的设计及后端数字信号处理都是极大的考验[7，12-13]。本文探讨了针对高速跳频信号接收的宽带接收设计，结合当前高性能的射频频率捷变芯片，两片ADRV9009 的四个接收通道可实现高速跳频信号带宽的全部覆盖。该方法不仅简化了前端射频部分的功耗、体积，而且前端四路接收通道只需设置对应频点即可。后端采用多相滤波的数字信道化技术，降低了数字信号处理的速度，节省了硬件资源，增强了系统的灵活性。该处理技术适应于不同带宽的高速跳频信号，而且针对其他非协作通信的宽带信号依然有较大的优势。