基于CMOS功耗特性的隐性脉冲触发器设计研究

陈 微，孙亚楠

(北华大学计算机科学技术学院，吉林 吉林 132012)

1 引言

由于集成电路不断朝着大规模与高频率的方向发展，使得计算处理能力大幅提升。与此同时，也带来了严重的功耗增长问题，从而影响电路的可靠与稳定程度[1]。因为触发器被大量用于数字电路中的逻辑处理，所以，低功耗触发器的设计研究越来越受到关注，尤其在电池供电与散热较差的情况下，低功耗触发器的研究价值更为明显[2-3]。

当前关于低功耗触发器的研究较多，文献[4]设计了三值D触发器，采用多值系统增加数据处理能力与集成度，并通过时钟控制降低无效的信号变换，从而实现对触发器功耗与尺寸的控制。文献[5]根据CNFET的功耗特性分析，提出了一种三值脉冲型D触发器，由于电路拓扑更为简单，以及功耗分析更为深入，功耗抑制效果良好。文献[6]在Pseudo-CMOS电路里接入动态负载，来抑制CMOS开通时的损耗，并在此基础上提出了异步复位策略，利用反馈信号对输出信号进行干预，改善时间延迟问题。文献[7]采用一组时钟信号同时控制两个触发器，相比独立时钟控制，这种方法节省了电路中的反相器数量，不仅缩小了触发器的电路尺寸，还降低了时钟功耗。文献[8]在动态功耗与时钟信号关系分析基础上，设计了多位触发器，实现了一组时钟信号控制两个以上的触发器单元，获得了比文献[7]更好的的功耗与尺寸，但是对触发时间有严格的要求。由于目前触发器的功率器件多使用CMOS，所以影响触发器功耗的主要因素就是CMOS特性与时钟信号，现有研究大多过于片面，没有全方位考虑造成触发器功率增加的各种因素，以及设计过程中的规避问题，导致出现一定的使用局限性。本文首先针对CMOS的功耗特性进行深入分析，确定功耗的影响因素及影响关系，用于指导触发器设计时的功耗控制。然后确定触发器设计的性能指标，结合CMOS功耗特性进行权衡。最后采用时钟信号控制设计低功耗脉冲触发器，通过时钟信号控制链条的介入与退出，很好的抑制冗余时钟，保证逻辑正确的同时，最大限度降低MOS动作与时钟功耗。

2 CMOS电路功耗特性

数字电路中，在控制晶体管工作时，不得不考虑由此引起的系统功耗增加问题。对于具有CMOS的系统，其累计功耗特性可以从开关状态、短路状态，以及静态角度进行分析[9]，具体描述为

Ptotal=Pswitch+Pshort+Pstatic

(1)

其中，Pswitch表示开关功耗；Pshort表示短路功耗；Pstatic表示静态功耗。

当CMOS的信号产生跳变，该跳变引发后级CL的电压变化，变化的频率为fs，变化的电压幅值为VDD，则每当经过T时间，CL两端就会发生Tfs次的电压变化。变化过程中，电流的方向先是由VDD经过负载后到达CL，再由CL经过负载后到达GND。整个过程也可看做是对CL的充放电，完成一次充放电需要的累计电荷数是

Q=CLVDD

(2)

根据瞬时功耗的积分均值，可以得到此过程中的平均功耗如下

(3)

电容CL可以等效为门电容和扩散电容，由于功耗在T时间中的积分等于电荷的移动量，因此，将平均功耗推导如下

(4)

触发器电路工作过程中，CMOS的开关频率fs并非与时钟频率f同步，假定fs和f之间的比例系数是a，CMOS电路的动态功耗描述如下

Pswitch＿avg=aCLVDD2fs

(5)

在真实的应用环境中，CMOS电路的nMOS与pMOS并不能精确工作于相反状态，往往nMOS与pMOS在某个时间段内均处于开通状态，这会导致CMOS出现短路功耗Pshort。影响Pshort的因素包括电压幅值、信号特性，以及MOS参量，据此，Pshort的计算方式可以描述为

Pshort=g·(VDD-2Vth)3·t·fc/12

(6)

其中，g代表MOS的增益系数，nMOS与pMOS的增益系数相等；Vth代表门限电压，nMOS与pMOS的门限电压方向相反；t代表信号的边沿时间；fc代表当前信号频率。假定输入电压是Vin，则在CMOS电路出现短路功耗时，需要满足的条件是

Vth

(7)

MOS工作过程中，会产生漏电流，并因此导致CMOS电路产生静态功耗Pstatic。假定电路中的漏电流为Ileak，则Pstatic的计算公式描述为

Pstatic=IleakVDD

(8)

MOS产生的漏电流并不唯一，一方面可能是由于pn结的偏置导致的，另一方面也可能是由于栅源电压Vgs小于门限电压导致的，其中由后者产生的漏电流占绝大部分。在Vgs

Ileak=I010(Vgs-Vth)/s

(9)

其中，n表示常数，s表示亚阈值系数，其计算方式如下

s=nVthln10

(10)

根据漏电流的计算公式可知，Ileak值的大小和门限电压Vth之间具有指数关系。因此，在门限电压Vth降低的过程中，将会引起漏电流的急剧升高。随着当前CMOS集成度的提高，Ileak出现指数增长，由此导致的静态功耗也尤为明显。

3 基于CMOS的低功耗隐性脉冲触发器设计

3.1 触发器设计指标

基于CMOS的功耗特性，设计一种低功耗脉冲触发器，首要需要衡量的指标就是功耗。为了准确衡量功耗，需要充分考虑CMOS触发器的各种状态功耗。在对触发器进行信号控制时会产生驱动功耗，这部分功耗是由驱动信号引起的，可以通过反相器工作状态对应的功耗变化求得。此外，还有内部功耗，该部分功耗受信号频率影响，因此和比例系数a之间具有一定联系，比例系数a的计算方式为

(11)

其中k表示边沿常系数，根据采用的边沿数确定k值。从a的计算公式可以看出，当输入时钟的频率固定不变，比例系数变化过程中，将引发CMOS功耗的变化，并且内部功耗会在a上升时随之上升。

CMOS电路的尺寸也是影响触发器功耗的重要因素，功耗与尺寸之间呈正相关。虽然CMOS电路的尺寸降低时，可以获得更好的功耗，但是也会导致电路延时的增加，由于功耗与延时的博弈作用，在触发器设计时必须考虑它们之间的平衡，即功耗延迟积。

导致时间延迟的因素有多种，当输入信号产生电平变化时，从变化的信号输入至产生对应输出的时间作为输入输出延迟，记为tD-Q。从第一个时钟沿产生至输出信号产生的时间作为时钟输出延迟，记为tCLK-Q。在时钟信号到达之前，需要保证输入信号持续一段时间，即为信号建立时间，记做tBUILD。在尽可能降低功耗的同时，应尽可能保证时钟信号和CMOS控制信号的准确同步，因此，在一个时钟周期内要保证全部信号动作完成。假定此时的时钟周期为TC，则它应满足如下条件

TC≥tD-Q+tCLK-Q+tBUILD

(12)

时间延迟指标就是要在保证逻辑正确的情况下，尽可能降低各种因素导致的延迟。

3.2 触发器拓扑设计

为了防止触发器产生冗余延迟与较大功耗，基于CMOS功耗特性，设计隐性脉冲触发器，该触发器的工作过程包含脉冲产生阶段与信号锁存阶段，隐性触发器原理如图1所示。

图1 隐性触发器原理图

该触发器与CG-TDFF触发器类似，均采用时钟控制思想实现信号的精确识别，但是考虑到CG-TDFF触发器在时钟控制过程中，需要依赖MOS比较器中的逻辑信号，影响门限电压Vth，从而造成控制精度下降。因此，本文在时钟控制基础上，引入TGL比较器，以抑制弱逻辑造成的精度降低现象，TGL比较器如图2所示。

图2 TGL比较器原理图

根据TGL比较器与触发器原理图，在输入节点D与反馈节点Q存在差异的情况下，TGL比较器将会把逻辑信号置位。此时，输出信号Y传递至N1、N2和p1，nMOS的栅极受置位信号控制开始导通，pMOS的栅极受置位信号控制开始关断。原始输入的时钟信号CLK0在这个过程中，形成了两个具有相位与时间差异的CLK3与CLK4信号，并分别作用于N5与N6的栅极。当CLK0上升沿到达时，CLK与CLK3的电平均会被瞬间置位，由其控制的N5与N7开通。当CLK0下降沿到达时，CLK1与CLK4的电平会在清零之前控制N6与N8短暂开通。另外，当输入节点D的电平置位，N8开通，由于N5与N7、N6与N8两路的状态相反，因此X1处的电压会拉低，反馈节点Q会拉高。当输入节点D的电平下降至N3关断，X1处的电压会经过p2拉高，p3关断，N4开通，导致反馈节点Q拉低。在N5与N7、N6与N8两路中，有一路工作于开通状态时，触发器即为脉冲产生阶段。

在输入节点D与反馈节点Q信号相同的情况下，TGL比较器将会把逻辑信号清零。此时N1与N2关断，p1开通，CLK2的电平经过P0被抬升，CLK3始终处于稳定，CLK4被拉低。该过程中，由CLK3与CLK4控制的N5与N6工作于关断状态，从而使触发器工作于锁存阶段，等待输入节点D的下一次电平变化。

综合触发器的各种工作状态，只要输入节点D的信号不变，时钟信号控制链条就会失效。该过程将有效抑制多余的时钟信号，降低MOS工作状态的切换次数，根据CMOS的动态功耗特性，开关状态切换次数的减少有利于降低动态功耗。由于存在个别时钟信号的失效状态，避免了触发器电路中某些节点电平的无效变换，降低了短时通路的可能性，有利于降低CMOS短路功耗。另外，本文设计的低功耗触发器电路具有尺寸优势，在相同门限电压的前提下，能够获得更好的漏电流，有利于静态功耗的抑制。

4 电路仿真

基于HSPICE进行触发器功能的仿真，输入信号与时钟信号均采用缓冲反相器提供，设置电源电压为VDD=1.2V，负载电容CL=50pf，时钟频率500MHz，开关频率与时钟频率的比例系数a=0.2。

通过仿真得到脉冲触发器运行的瞬态波形，如图3所示。根据瞬态波形结果分析可知，本文设计的低功耗隐性触发器在输入信号未出现变化时，时钟链内的CLK3与CLK4均维持拉低状态，维持正常逻辑的同时，确实能够有效减少无用脉冲信号的产生。

图3 触发器瞬态波形

通过文献[5]-文献[7]，对本文设计的触发器进行性能指标的对比分析，仿真得到各自对应的累计功耗，结果如图4所示。

图4 功耗指标结果

累计功耗由内部功耗与驱动功耗构成，从结果对比可以看出，本文设计的隐性脉冲触发器具有最低的功耗，约为8.356uW。相比其它三种触发器，其功耗分别节省了45.49%、34.84%和17.95%。结合触发器瞬态波形，表明触发器设计过程中，很好的避免了漏电流出现，以及触发器节点信号冗余跳变的发生，同时电路中的电平锁存，有效降低了触发器功耗。

通过电路仿真，得到各触发器对应的延迟指标数据，结果如图5所示。

图5 延迟指标结果

时间延迟全面衡量了输入输出与时钟延迟，以及建立时间。从结果对比可以看出，本文设计的隐性脉冲触发器具有最好的时间延迟性能，约为183.2ps。相比其它三种触发器，其时间延迟分别降低了35.63%、6.44%和25.80%。这是因为在电路中引入了TGL比较器，结合反相器实现信号的准确控制，避免出现建立时间与各种延迟的误差。

最后，通过功耗延迟积指标的仿真，对触发器功耗与延迟的均衡性进行评价，结果如图6所示。

图6 功耗延迟积指标结果

功耗延迟积是功耗与延迟的乘积，该值代表设计中功耗指标与延时指标的博弈的结果，用于衡量二者的综合性能。从结果对比可以看出，本文设计的隐性脉冲触发器功耗延迟积为1.53，相比其它三种触发器明显小很多，表明在设计过程中，对功耗和延迟两项指标的考量更为均衡合理，整体性能更为突出。

5 结束语

为了满足低功耗数字电路的性能要求，设计了一种隐性脉冲触发器。由于脉冲触发器相比其它类型的触发器而言，在电路复杂度与延迟等方面有着明显优势，因此，更容易实现性能提升。首先对触发器中主要构成器件CMOS的功耗特性进行深入分析，得出各影响因素与CMOS电路功耗之间的关系，从而指导触发器设计时的功耗规避。然后对触发器提出了明确的指标设计，

除了功耗控制以外，还需要考虑功耗与延时之间的博弈，尽可能获得更好的功耗与延迟综合性能。最后引入TGL比较器，设计了包含脉冲阶段与锁存阶段的隐性脉冲触发器。实验结果表明，本文设计的新型脉冲触发器，能够抑制多余的时钟信号，减少MOS工作状态的切换次数，有效降低触发器功耗，并且具有更低的延迟性能，对于高频低功耗电路有更好的适用性。