采用滤波结构的28 nm触发器抗单粒子翻转研究

孙 雨，赵元富,2，岳素格†，王 亮，李同德，苑靖爽，于春青

(1. 北京微电子技术研究所，北京 100076；2. 中国航天电子技术研究院，北京 100094)

空间辐射环境中的电子、质子、α粒子及重离子等入射会造成航天器材料和元器件的损伤。这些粒子与微电子器件中的半导体材料发生相互作用，可能造成航天器上电子设备出现复位、关机及“大电流”等故障[1-7]。因此，为确保航天器长期可靠运行，对半导体芯片的可靠性，特别是抗单粒子效应(single event effect, SEE)的能力提出了更高的要求。SET是SEE重要的子类，指入射粒子引起电流和电压的瞬时波动, 主要发生在逻辑电路部分, 具有瞬发性和传播性等特点[8-13]。随着集成电路工艺尺寸的缩小，半导体器件对外部的干扰越来越敏感。对于28 nm体硅器件，电荷共享效应、临界电荷和翻转阈值下降等问题都不可忽视。因有效的抗SEU特性，DICE加固结构而广泛应用。但随着工艺水平的提高，电路中由SET导致的软错误率呈上升趋势[14-15]，传统的加固方法已不能满足对电路加固的需求，需对电路的SET特性进行细致的试验评估，提出有针对性的滤波等加固设计[16]。数字集成电路的触发器是不可或缺的单元种类，直接影响数字集成电路的抗辐射性能[17]。本文基于28 nm体硅CMOS工艺，在传统加固方法的基础上设计了一组对SET进行不同梯度滤波的触发器电路，并进行SEE试验，获得对SET滤波的最优滤波宽度。本文研究成果可为抑制先进工艺节点下由数字电路的SET引发的SEU问题提供参考。

1 试验样品及试验设置

1.1 试验样品

试验样品为定制的28 nm体硅CMOS工艺D型触发器(data flip-flop， DFF)链，是为测试触发器的抗辐射性能指标而专门研制的一款电路。该样品用于探究采用双路滤波的DICE加固触发器电路对SET进行不同宽度滤波时的抗SEU加固效果。芯片中设计了3条不同滤波宽度和结构的DICE加固触发器链及1条非加固的触发器链作为对照。每条触发器链有4 000级，每级加固DFF采用DICE和双路滤波结构。滤波单元由延时单元和C单元构成[18]，阻止组合逻辑电路中SET脉冲的传播，并嵌入双模冗余技术，使双路滤波后的信号传至DICE[19]加固电路，实现对时序电路中SEU的过滤。该触发器对数据端、时钟端及复位端均添加SET滤波测试单元。选择τ作为滤波宽度的最小单位，通过不同延迟单元来实现不同梯度滤波，各信号端的滤波单元根据相位要求添加对应的反相器。试验样品电路结构原理，如图1所示。

图1中：D为数据；CP为时钟；CDN为复位信号。试验样品的详细信息如表1所列。芯片I/O电压为3.3 V，工作电压为0.9 V。

表1 试验样品详细信息Tab.1 Details of the test sample

1.2 单粒子效应测试系统

单粒子效应测试电路板原理如图2所示。

电路板上的现场可编程的门阵列(field program gate array, FPGA)为测试器件和对比器件同时提供输入测试激励向量，测试中的设备(device under test, DUT)将2个器件的输出信号再发回FPGA进行实时比较，FPGA将比较后统计的错误数发回上位机(Upper computer)。

1.3 触发器单粒子翻转试验流程

单粒子翻转试验测试流程，如图3所示。将经过4 000级触发器的输出结果与输入信号比较，若结果不一致，则错误计数值加1后输出。当离子总注量达到1.0×107cm-2时停止辐射，试验结束。

1.4 试验条件

根据国内现有的重离子辐射源条件，采用具有典型LET值的Cl，Ge离子进行试验，具体试验参数及试验条件如表2所列。

2 试验结果

本文以不同滤波梯度的DFF在重离子辐射时的单粒子翻转数为标准，衡量不同SET滤波梯度的双路滤波DICE加固DFF链对SEU的敏感度，进而探究该加固结构触发器对SET进行不同宽度滤波时的抗SEU加固效果。输入模式为55是电路发生SEU最劣的模式，因此本文讨论输入模式为55时的试验结果。

图4和图5为Cl、Ge离子辐射下，触发器输入模式为55，不同工作频率时，数据端、时钟端及复位端均对SET进行不同梯度双路滤波时的SEU数随时间的变化关系。

由图4可见， Cl离子辐射，工作频率为1， 10， 100 MHz，滤波宽度为4τ， 2τ，τ时，加固触发器电路的SEU数均为0。可见，工作频率为1， 10， 100 MHz时，本文提出的加固触发器电路均可完全抑制Cl离子辐射引发的SEU。

由图5可见：当Ge离子辐射，工作频率为10 MHz，滤波宽度为4τ，2τ时，加固触发器电路的SEU数均为0，加固触发器电路可完全抑制Ge离子辐射引发的SEU；当滤波宽度为τ时，加固触发器电路出现2次SEU；当工作频率为100 MHz，滤波宽度为4τ时，加固触发器电路的SEU数为0，滤波宽度为2τ，τ时，SEU数分别为2，8。可见，当工作频率为10， 100 MHz，滤波宽度为4τ时，本文提出的加固触发器可完全抑制Ge离子辐射引发的SEU。

表2 SEE试验用重离子参数及试验条件Tab.2 Parameters of ions and conditions for SEE test

3 分析讨论

3.1 最优滤波宽度

图6为Ge离子辐射，输入模式为55，工作频率不同时，各触发器的SEU数。

由图6可见：工作频率为100 MHz时，加固触发器SEU数随滤波宽度的减小而增加；工作频率为10 MHz，滤波宽度为4τ和2τ时，加固触发器的SEU数相差仅为2，而滤波宽度为2τ和τ时，相差6。说明在加固触发器电路中滤波宽度越接近最优值，SEU数变化越缓慢。另外，当滤波宽度为2τ，工作频率为100 MHz时，加固触发器发生SEU，而工作频率为10 MHz时，加固触发器不发生SEU，说明工作频率会影响双路滤波加固电路的抗SEU效果。因为工作频率提高，周期变短，会增大SET被捕获的概率，增大SEU发生的概率。由图6还可见，与未加固触发器相比，加固触发器的SEU数降低了2个量级，可见本文抗SEU电路设计起到了非常好的加固作用。

本文设计了不同滤波梯度的双路滤波结构。试验结果表明，该结构对SEU加固效果的贡献有2方面：一是双路滤波的电路设计阻止了组合逻辑电路中SET脉冲传播至DICE加固的DFF电路，实现了对整体电路SEU的过滤；二是不同滤波宽度对电路实现了不同程度的抗SEU加固效果。当双路滤波的电路结构一定时，滤波宽度成为影响抗SEU加固效果的关键因素。工作频率相同时，随着滤波宽度增大，加固触发器电路SET脉冲被全部滤除，说明对SET进行滤波的滤波宽度越大时，该双路滤波结构抗SEU的加固效果越明显。本文试验中，Ge离子辐射，滤波宽度为4τ时，加固触发器电路在2种工作频率下均无SEU，说明Ge离子辐射时，3种滤波条件下，该加固触发器对SET进行滤波的最优滤波宽度为4τ。

3.2 LET值对最优滤波宽度的影响

由图4可见，Cl离子辐射，工作频率为1，10，100 MHz，滤波宽度为τ，2τ，4τ时，加固触发器均可完全抑制SEU。由于滤波宽度越大所需的版图面积开销也越大，如本文设计的滤波宽度为τ和4τ的延时单元，前者的版图面积仅为后者的2/3，但实现了相同的SEU加固效果。故对本文设计双路滤波的DICE加固电路，在Cl离子辐射时，对SET进行滤波的最优滤波宽度为τ。

Cl离子LET值为13.1 MeV·cm2·mg-1，Ge离子的LET值为37.3 MeV·cm2·mg-1，二者相差较大，为评估28 nm工艺下LET值对最优滤波宽度的影响，比较了2种离子辐射时的最优滤波宽度，如表3所列。由表3可见，对SET滤波的最优滤波宽度随粒子LET值的增加有增大的趋势。在本文28 nm体硅工艺下双路滤波的DICE加固电路结构中，当LET值增大约1.85倍时，最优滤波宽度增加了3倍。因入射离子能量越大，LET值越大，在晶体管硅材料区域电离产生的电子-空穴对越多。因此，在组合逻辑电路中，SET脉冲的宽度就会变大。对于组合逻辑电路和DFF构成的系统，当LET值增大时，输入到DFF的SET脉冲变宽，故选择滤波宽度更宽的电路结构成为抗SEU加固的重要手段。

表3 输入模式为55，不同LET值的离子辐射时，加固触发器的最优滤波宽度Tab.3 Input 55, the optimal filter width for ion radiation with different LET values

4 结论

本文对28 nm工艺下，不同滤波梯度的双路滤波DICE加固触发器进行了单粒子辐射试验。试验结果表明，该触发器有很好的抗SEU加固效果，相同工作频率下，滤波宽度越大，加固效果越显著。当LET值分别为13.1 MeV·cm2·mg-1和37.3 MeV·cm2·mg-1的Cl离子和Ge离子辐射时，分别以不同滤波宽度对SET进行滤波，该加固触发器电路可实现对SEU的完全抑制。研究结果表明，随着工艺水平的提升，对电路进行采用滤波结构的加固设计，可有效抑制由SET导致的SEU，是一种有效的抗单粒子加固方法。本文研究结果可为设计电路时平衡加固效果和功耗面积等方面提供参考，在纳米工艺集成电路的抗辐射加固设计技术开发方面具有借鉴意义。