三模冗余与门尺寸调整在不同工艺中的加固特征比较

谭驰誉，李 炎，程 旭，韩 军，曾晓洋

(复旦大学 微电子学院，上海 201203)

随着晶体管尺寸的减小，集成电路向集成度更高和工作速度更快的方向快速发展。然而，集成电路对辐射粒子攻击造成的软错误也越来越敏感[1]。为减少此类软错误，过去的研究更多关注于时序单元(寄存器，触发器)的加固[2-3]。但随着工艺水平的不断提升，组合电路贡献的软错误率(soft error rate，SER)正不断接近甚至超过时序单元贡献的软错误率[4]。三模冗余(triple modular redundancy，TMR)和门尺寸调整(gate-sizing，GS)是广泛用于降低组合电路SER的2种经典加固方法[5-9]。

Tan等[10]提出了一种可对组合电路进行灵活分组加固的通用高效率TMR加固方法(general efficiency TMR，GE-TMR)，以满足多样化的设计裕量。同时，该工作基于提出的解分布优化NSGA-II算法(SDON)设计了能同时考虑SER、面积和延时3个指标的多目标优化架构，并基于该优化架构详细分析了GE-TMR和GS加固方法在SER，面积和延时3个指标上的特征表现。然而，文献[10]只讨论了GE-TMR和GS加固方法在65 nm工艺半导体中的特征表现，缺乏考虑工艺差异对加固方法特征表现的影响。

本文将分析工艺差异对组合电路软错误评估的影响，并对比GE-TMR和GS加固方法在65 nm和28 nm工艺电路中的特征表现，研究工艺差异对加固方法的影响。研究结果可为集成电路进行优化加固设计提供指导。

1 加固方法和优化算法

1.1 GE-TMR加固方法

TMR加固方法的加固原理是将电路模块复制成3份，并在输出端添加表决单元(voter)，利用voter的多数表决能力实现在任意一个模块出现错误时依旧能保证整体的正确输出，因此这种加固方法的可靠性很高。GE-TMR加固方法是TMR加固方法在组合电路中的细粒度拓展，目的是在TMR加固方法高可靠性的前提下，实现对组合逻辑电路进行灵活的部分加固，以适应多样化的设计裕量条件。然而，灵活的部分加固将会在组合电路中产生多个TMR模块，引入多个voter。voter被辐射粒子攻击后同样会产生软错误，且voter自身存在面积和延时。所以，在保证组合逻辑电路灵活性的同时尽量减少voter的数目是需解决的关键问题。

GE-TMR加固方法是通过图论中最大连通子图的原理实现voter最少化，加固流程如图1所示。图1(a)为待加固的目标电路，其中，B、D、E和G为选中的需要被加固的逻辑门。目标电路首先会被抽象成由顶点(V)和边(E)构成的图GO，如图1(b)所示。图1(b)中，V包含所有的逻辑门和输入输出端，E包含V中所有顶点之间的连线。假设图GH为图GO基于所有待加固逻辑门得到的导出子图。求出图GH中所有的最大连通子图，并将图GH中所有顶点按照最大连通子图进行分组，如图1(c)所示。最后，按照分组将待加固逻辑门划分为多个子电路，并对每个子电路进行TMR加固，如图1(d)所示。GE-TMR加固方法使整个加固电路只需在所有分组子电路输出端添加有限的voter，能最大化voter的利用率。

1.2 GS加固方法

GS加固方法是组合电路软错误加固研究中十分热门的加固方法，该方法通过调整逻辑门尺寸提高逻辑门抵抗粒子攻击的能力。图2为逻辑电路中门尺寸变化对单粒子瞬态(single event transient, SET)的影响示意图。较小尺寸的逻辑门具有较低的临界电荷，受到辐射粒子攻击后更容易产生SET脉冲，如图2(a)所示。较大的逻辑门具有足够多的存储电荷量，其固有惯性可抑制SET脉冲的产生。但较大的逻辑门尺寸会对SET脉冲传播产生不利影响，如图2(b)所示。由于信号会被更大的逻辑门较大程度地放大[11]，因此，较小尺寸的逻辑门有利于滤除传播过来的SET脉冲，能有效减小电路的SER。

GS加固方法可对组合逻辑电路中每个逻辑门的尺寸进行灵活调整，且每次调整所需的面积代价和时序代价很小。因灵活性和易操作性，GS加固方法被广泛应用。然而，当工艺尺寸小于90 nm时，改变单位面积所带来的可靠性增益变差[12]。

1.3 SDON多目标优化算法

经典的NSGA-II多目标优化算法容易陷入局部收敛，这使得加固方法不能在整个解空间获得足够全面的解，不利于全面评估加固方法在多个维度上的特征表现，也不利于对多个加固方法进行比较。Tan等[10]提出的SDON多目标优化算法是基于经典的NSGA-II多目标优化算法设计的，在SER、面积和延时3个指标上进行了优化。

图3为SDON多目标优化算法流程图。SDON多目标优化算法通过向种群中添加极端个体解集(EXSs)来改善种群的分布情况。EXS可理解为对某种加固方法的最小加固方案(MinHS)和最大加固方案(MaxHS)，如表1所列。因每一个EXS在某1个或2个指标上都等于或近似极端最优或最劣值，所以这些EXS均处于或接近整个Pareto最优前沿面的不同边缘处。因此，在种群中添加多个EXS能有效维持种群的全局性，避免最终的Pareto解集陷入局部收敛。但将EXS过早地添加入种群中可能会使种群受EXSs的优势基因所支配，使种群陷入局部最优，导致劣化种群在解空间中解的质量。该现象已被文献[10]证实。因此SDON多目标优化算法设计了一个可控制添加EXSs进入种群时间(EXSs_Add_Gen)的过程。通过文献[10]的实验证明，种群自然迭代200代后再添加EXSs，能在保证解分布的前提下有效地避免EXSs劣化解的质量。

此外，SDON多目标优化算法中设计了一个FA集合，用于保存每一代的Pareto最优解集。SDON多目标优化算法在迭代结束后会对FA中所有解进行一次快速非支配排序，用于获得最终的Pareto最优解集。该设计的目的是获得足够全面且足够多的Pareto最优解，便于对加固方法进行全面的分析和比较。

表1 GE-TMR和GS加固方法的极端方案Tab.1 Extreme solutions of GE-TMR and GS hardening methods

2 工艺差异对SER评估的影响

电路中单个逻辑门被粒子攻击后产生的软错误率ηSE可表示为[13]

(1)

其中：RPH(q)为粒子攻击概率，表示电荷量为q的粒子在单位时间内攻击单位面积电路的有效频率；Perr(ci,q)为瞬态错误概率，表示由累积电荷量为q的被攻击逻辑门ci产生的SET传播至一个锁存器并被锁存的概率。

首先，讨论工艺变化对RPH(q)的影响。RPH(q)可表示为[14-16]

(2)

其中：φ为大于10 MeV的中子注量率；K为与工艺无关的拟合参数；A(ci)为逻辑门ci的敏感区面积；qs为器件电荷收集的斜率。

式(2)中，A(ci)和qs是随着工艺尺寸变换而变化的。通常，A(ci)被认为是逻辑门漏极有源区的面积，直接由不同工艺中标准单元的版图所确定。通过实验和计算发现，qs与工艺尺寸近似呈线性关系[14]。因此，可获得65 nm和28 nm工艺下NMOS管和PMOS管的qs，如表2所列。

表2 2种工艺下的SER评估参数Tab.2 SER evaluation parameters under two processes

然后，讨论工艺变化对Perr(ci,q)的影响。Perr(ci,q)能够被展开，表示为[13]

(3)

其中：N为电路中寄存器总数；dj表示电路中第j个寄存器；Plogic为考虑逻辑掩蔽效应的SET传播概率；Pelec为综合考虑电学掩蔽和时窗掩蔽效应的SET传播概率。因逻辑掩蔽主要由电路结构和输入信号概率所决定，所以Plogic不受工艺尺寸变化影响。

文献[13]中，Pelec可被进一步展开为

Pelec(ci,dj,q)=Pt-mask[fe-mask(ci,dj,q),ωj]

(4)

其中：Pt-mask为dj锁存SET的概率；fe-mask为考虑电学掩蔽的SET传播函数。Pt-mask和fe-mask可以分别继续展开为

(5)

fe-mask(ci,dj,q)=

Ψprop((Ψprop(Ψprop(W0,1),2),…),n)

(6)

其中：W为传播到dj输入端的SET脉冲宽度；ωj为dj的锁存窗口，一般为dj的建立时间与保持时间之和(tsetup+thold)，本文将同一工艺尺寸下所有寄存器的tsetup+thold固定为相同的值，如表2所列；tclk为时钟周期；W0为ci被电荷量为q的粒子攻击后产生的初始SET的脉冲宽度；Ψprop为SET传播函数，表示宽度为Wk的SET经过第k+1级逻辑单元传播后新的脉冲宽度Wk+1的传播函数，即：Wk+1=Ψprop(Wk,k+1)。

W0和Ψprop均可通过SPICE仿真获得。W0的数据由文献[17-18]中给出的注入电荷量q与反向偏置PN结瞬态电流关系模型作为电流源进行SPICE仿真得到，瞬态电流模型为

(7)

其中：τ为与工艺相关的脉冲整形参数；t为时间。由文献[14]可知，τ与工艺特征尺寸呈近似线性关系，因此可得到τ在28 nm和65 nm工艺下的估计值，如表2所列。

本文通过SPICE对标准单元进行输入瞬态仿真，获得所有种类标准单元在不同尺寸、不同输入瞬态信号种类(上升和下降)、不同输入瞬态时间(上升或下降时间)及不同输出负载时的输出瞬态时间和输入输出瞬态延时。最后我们根据这些瞬态仿真数据构建查找表，用于表征SET传播函数Ψprop。

3 实验结果

本文针对28 nm和65 nm 2种工艺电路，使用SDON多目标优化算法对GE-TMR和GS 2种加固方法进行优化、分析与对比，优化指标包括SER、面积(Area)和最长路径延时(longest path delay，LPD)。

3.1 实验设置

本文选择ISCAS’85基准电路作为实验电路原型。评估SER，Area，LPD 3个指标的方法与文献[10]相同。所有实验中使用的逻辑单元种类包括反相器(INV)，与非门(NAND)和或非门(NOR)。每种类型的逻辑单元包括5种可选的尺寸：X0,X1，X2，X4，X8。式(1)中qmin和qmax分别取10 fC和150 fC[17，19]。为便于计算，将式(1)离散化，q的离散值为10，30 ，50，70 ，90 ，110，130，150 fC；海平面的中子流注量率φ为56.5 m-2s-1[20]；式(2)中拟合参数K的取值为2.2×10-5[14]。为便于比较28 nm和65 nm工艺电路的SER值，将2种工艺的tclk均设为1.5 ns。本文实验中与工艺相关的其他SER评估参数设置与表2相同。

3.2 实验结果分析

在28 nm和65 nm工艺下，基准电路在未加固时，Area，LPD，SER 3个指标的值，如表3所列。由表3可知，与65 nm工艺电路相比，28 nm工艺电路的面积平均缩小了2/3，但SER只下降了约1/2。因此，在面积相同的前提下，28 nm工艺电路的软错误问题更加严重。

表3 28 nm和65 nm工艺下，基准电路的面积、最长路径延时和软错误率Tab.3 The area, LPD， and SER of the benchmark circuits in 28 nm and 65 nm processes

图4为GE-TMR对28 nm和65 nm工艺电路的加固优化结果比较。加固前后SER，LPD，Area的代价可表示为

(8)

其中：Δ为SER，LPD或Area的代价，即与原始电路相比，加固后电路在某个指标上的相对变化；Ov为原始电路某指标的值；Cv为加固后电路某指标的值。

本文GE-TMR加固方法中及模拟计算评估voter各项指标时使用的voter的结构，与按照标准单元搭建的图1(d)结构相同。由图4(a)可见，ΔArea相同时，28 nm的ΔSER更高，表明GE-TMR加固方法在28 nm工艺电路中的SER优化效果比65 nm工艺电路差。造成该现象的原因为28 nm和65 nm工艺下，构成voter的标准单元的尺寸差异。28 nm工艺标准单元对辐射粒子的敏感性更高，voter贡献的SER也更大。为避免voter产生过大的SER，在构建voter时，28 nm工艺中voter选择的标准单元为X4二输入和三输入与非门。而65 nm工艺中voter选择的标准单元为X1二输入与非门和X2三输入与非门。因此，28 nm工艺下voter带来的面积代价大于65 nm工艺，使ΔArea相同时，28 nm工艺电路的SER优化效果更差。

将voter的面积从加固优化方案的面积中剔除，重新绘制新的ΔSER随ΔArea的变化关系，如图4(a)中的虚线所示。由图4(a)可见，剔除voter的面积后，ΔArea相同时，28 nm和65 nm工艺电路采用GE-TMR加固方法的SER优化能力是近似的。证明voter的面积和SER确实是影响GE-TMR加固方法效果的关键因素。因此，通过定制尺寸小且可靠性高(对辐射粒子不敏感)的voter可有效提高GE-TMR加固方法的加固效果。

由图4(b)可见，在28 nm和65 nm工艺下，采用GE-TMR加固方法的ΔLPD均随ΔArea先增加后减小。这是由于随着ΔArea的增大，voter数先增加后减小。且28 nm工艺电路voter尺寸更大，延时更低，采用GE-TMR加固方法时，28 nm工艺电路比65 nm工艺电路的时序代价更低。

图5为GE-TMR和GS加固方法对28 nm和65 nm工艺电路的优化结果。由图5(a)可见，采用GS加固方法，在ΔArea为0.5时，ΔSER小于0.7，已能提供较高的可靠性增益，而随着ΔArea继续增大，ΔSER的下降量逐渐有限。当ΔArea≥1.0时，GS加固方法对28 nm工艺电路加固的可靠性增益比对65 nm工艺电路更大。对比GE-TMR和GS加固方法，总体而言，GS加固方法在较低ΔArea条件下的可靠性增益更高。在不考虑voter面积的前提下，当ΔArea>1.0时，GE-TMR加固方法对65 nm工艺电路加固的可靠性增益超过GS加固方法；当ΔArea>1.5时，GE-TMR加固方法对28 nm工艺电路加固的可靠性增益超过GS加固方法。由图5(b)可见， 同种工艺电路，采用GS加固方法加固后的电路在时序上要比GE-TMR加固方法加固后的电路表现优秀，原因是GS加固方法通常会增大逻辑门尺寸，有利于降低路径延时。

4 结论

本文在文献[10]的基础上，探讨了工艺差异对组合电路软错误率评估和对GE-TMR和GS 2种加固方法特征表现的影响。GE-TMR和GS加固方法对28 nm和65 nm工艺电路的加固优化对比实验结果表明：voter的面积和可靠性是制约GE-MTR加固效率的关键因素，对28 nm工艺电路的影响更显著，通过定制可靠性高且面积小的voter能有效提高GE-TMR加固方法的加固效率；当ΔArea≥1.0时，采用GS加固方法对28 nm工艺电路加固的可靠性增益比对65 nm工艺电路更高；考虑voter面积，当ΔArea<2.5时，GS加固方法的可靠性增益比GE-TMR加固方法高，对28 nm工艺电路更明显；无论何种工艺，GS加固方法加固后的电路整体都比GE-TMR加固方法延时更低。