深亚微米工艺下逻辑功效法延时估算的改进＊

毕 卓，陈晓君

（1.上海大学机电工程与自动化学院，上海 200072；2.上海大学微电子研发中心，上海 200072）

1 引言

在集成电路发展的几十年中，最小特征尺寸从微米减小至深亚微米甚至纳米，现在已经进入22纳米时代。MOS器件特征尺寸进入深亚微米级以后，各种在长沟道下不明显的短沟道效应开始出现，包括：影响阈值电压的短沟、窄沟效应，迁移率相关效应及载流子速度饱和效应，影响器件寿命的热载流子效应，造成亚阈值特性退化的漏感应势垒降低效应等等。

在集成电路设计的过程中，随着尺寸的减小，工作频率越来越高，也就是说，对电路中的时间要求越来越精确。数字集成电路的时间消耗主要有两部分，一个是逻辑门的延时，另一个是互连线的延时。本文主要考虑的是逻辑门的延时。逻辑功效是一种快速估算和优化逻辑门延时的方法，由Sutherland I E等人［1，2］第一次提出。逻辑门的逻辑功效定义为：在提供相同输出电流的情况下，这个门的输入电容与反相器的输入电容的比值。逻辑功效法估算延时模型为：

其中，τ0是不带负载反相器延时，也就是最小尺寸的反相器的传播延时（输入越过50%值输出越过50%的最长时间）；g是逻辑门的逻辑功效；h是逻辑门的电气功效或逻辑门的扇出Cout／Cin；p是逻辑门的寄生延时［1］。该公式表明逻辑门的扇出与延时有线性关系。

逻辑功效法基于线性模型，前提是通过每级的功效延时相等来实现最小的路径延时。这一简化过程是该方法的最大优势，但也产生了许多局限性：（1）在特征尺寸进入深亚微米以后，MOS器件的短沟道效应更加显著。而经典的逻辑功效法并没有考虑短沟道效应。（2）互连延时。现在的集成电路的工艺越来越先进，特征尺寸越来越小，逻辑门的延时不断减小，但是互连线的延时却没有多大的改变，以至于互连的延时在集成电路中日渐重要。在文献［3，4］中，作者分别采用ULE（Unified Logical Effort）方法和插入驱动的方法来改善互连的延时。（3）功耗。在现在的移动智能时代，功耗必须放在设计阶段。文献［5］采用了电流源模型，将一个单元的输出直流表示成输入和输出电压的非线性函数。时序分析器对输出电流进行数值积分，以求出在一个随意的RC网络内电压与时间的函数关系，进而求解传播延时。（4）输入斜率。延时时间随着输入上升延迟增加而增加，晶体管由截止区到导通区，不是瞬间导通，是需要时间的。文献［6～8］对输入的上升延迟和延时的关系做了充分的分析，减小了输入的上升延迟对延时的影响。但是，在估算延时的时候，最小反相器的PMOS与NMOS的宽长比假设为2，这种假设是不精确的。估算逻辑功效的延时假设了相串联的N个晶体管，每一个晶体管必须是原来宽的N倍，才能给予相同的电流，但是串联晶体管的速度饱和程度较弱，因而有更低的电阻［9］。

本文分为四部分，将重点考虑速度饱和效应对逻辑门延时的影响，并加以分析。第2节分析反相器PMOS和NMOS宽的比值及其本征延时；第3节根据逻辑功效法估算常用逻辑门的延时；第4节采用美国亚利桑那州立大学的PTM（Predictive Technology Model）32nm、65nm、90nm和130nm的模型，45nm采用了北卡罗来纳州立大学的FreePDK模型对常用门的仿真以及分析；第5节是结束语。

2 反相器的延时

反相器由一个PMOS和一个NMOS组成，是所有数字设计的核心。线性区和饱和区的漏源电流改进公式［10］为：

其中，μeff为有效迁移率；VC为临界电压，就是达到临界有效电场时的漏源电压，VC＝ECL，EC是临界电场强度，L是MOS器件的宽；Cox为单位面积氧化层电容；考虑漏致势垒降低效应（DIBL），过驱动电压VGT＝Vgs－Vt，其中，Vt是阈值电压；Vdsat为饱和电压；vsat为载流子速度。当Vds＜Vdsat时，MOS管工作在线性区，将载流子的迁移率考虑其中，添加了（1＋Vds／VC）；当Vds＞Vdsat时，MOS管工作在线性区，载流子的速度达到饱和，考虑了载流子速度饱和的情况。

当电场高于临界值EC时，载流子速度趋于饱和，电子饱和速度vsat－n近似为107cm／s，空穴饱和速度vsat－p近似为8×106cm／s［11］。当横向电场足够大时，取决于载流子的最大速度，电流将在某个值上饱和。临界电场强度EC为［12，13］：

其中，μeff为有效迁移率。载流子的漂移速度正比于在源和漏之间的横向电场，这一比例常数称为载流子迁移率，表示在单位电场强度作用下，载流子所获得的漂移速度的绝对值，描述了载流子在电场中漂移的难易程度。为了对迁移率退化建模，可以用一个较小的Vgs与有关的μeff代替μ［14，15］：

使式（1）的两部分在Vds＝Vdsat处相等，求出饱和电压值：

将式（2）代入式（1）得到考虑速度饱和时的饱和电流：

在反相器翻转的时候，输入电压上升或下降，PMOS和NMOS同时导通。PMOS和NMOS总是饱和的，使两个晶体管的电流相等：

其中，VCn和VCp分别为NMOS和PMOS的临界电压。反相器PMOS与NMOS宽之比：

晶体管在整个跳变过程中一直保持在饱和区，因而电流大致保持在Idsat不变。此时，等效电阻［3］：

MOS器件的栅极是一个良好的电容，可以把它看成一个平行版电容：它的顶部为栅，底部为沟道，在它们之间有很薄的氧化物介质，因此它的电容为［3］：

因为反相器的PMOS栅长是NMOS栅长的γ倍，所以每个反相器表现出来的栅电容为（1＋γ）Cg。考虑反相器一阶RC系统的阶跃响应，本征延时τ：

将式（3）和式（4）代入式（5）得到：

其中，电源电压VDD是固定不变的，载流子的饱和速度vsat、过驱动电压VGT和临界电压VC由工艺决定。因此，反相器的本征延时τ可以通过改变PMOS与NMOS宽之比γ和特征尺寸L来改变。

3 逻辑门的延时

逻辑门的延时包括两部分：寄生延时和功效延时。寄生延时是一个门驱动它本身内部扩散电容所需要的时间。加大晶体管的宽度将减小电阻但是会增大电容。因此，理想情况下，寄生延时与门的尺寸无关。功效延时取决于负载电容与出入电容的比值。所以，功效延时随晶体管的宽度变化而变化。逻辑门的复杂度由逻辑功效表示，反相器的逻辑功效定义为1。对于N输入与非门，N个NMOS串联，为使它的上升延迟和下降延迟与最小尺寸的反相器近似相等，把它们NMOS的宽度乘以N得到的导通电阻等于反相器的NMOS器件的导通电阻。对于N输入或非门，N个PMOS串联，为使它的上升延迟和下降延迟与最小尺寸的反相器近似相等，把它们PMOS的宽度乘以N得到的导通电阻等于反相器的PMOS器件的导通电阻。

反相器PMOS晶体管的电阻是NMOS晶体管的γ倍，表现出（1＋γ）单位的输入电容。二输入与非门每个输入端表现出（2＋γ）单位的输入电容，它的逻辑功效是（2＋γ）／（1＋γ）。二输入或非门每个输入端表现出（1＋2γ）单位的输入电容，它的逻辑功效是（1＋2γ）／（1＋γ）。如表1列出了常见门的逻辑功效。

Table 1 Logic effort of common gates表1 常见门的逻辑功效

一般情况下，逻辑功效的大小随着输入个数的增加而增加。速度饱和是指载流子速度在高场强度下受到限制。根据长沟道模型，相串联的两个晶体管的总电阻是每个晶体管电阻的和。但是，如果晶体管完全速度饱和，那么电流和电阻将变为与沟道长度无关。实际的晶体管工作在这两种极端情形之间，这意味着相串联的晶体管的电阻比各个晶体管电阻的和稍小。沟道非常短的晶体管更加容易达到速度饱和。相串联的N个晶体管相当于一个沟道长度扩大N倍的晶体管。因此，相串联的N个晶体管的电流与单个晶体管的电流之比为：

如图1所示，速度饱和对逻辑常用门逻辑功效的影响，与经典逻辑功效相比稍小，但是更准确。表2是考虑速度饱和效应常用门的逻辑功效对比。寄生延时在逻辑门的延时中占有很大一部分。反相器的寄生延时与逻辑功效为1的反相器的功效延时相同。逻辑门的寄生延时通常定义为逻辑门的输出端的扩散电容与反相器的输出电容的比值。根据此定义，计算出常用门的寄生延时如表3所示。逻辑门的传播延时等于功效延时与寄生延时的和，可以按表1和表2分别计算出功效延时和寄生延时，相加就可以计算出总的传播延时。

Figure 1 Logic effort of logic gate considering velocity saturation图1 考虑速度饱和后的门的逻辑功效

Table 2 Effect of velocity saturation on logic effort表2 速度饱和对逻辑功效的影响

Table 3 Effect of velocity saturation on parasitic delay表3 速度饱和对寄生延时的影响

4 仿真与分析

逻辑功效法估算延时是以反相器的最小单位的延时，反相器延时分为寄生延时和功效延时。反相器的寄生延时是输出端的扩散电容的充放电时间，归一化后为1。当反相器的扇出为1时，其功效延时也为1。此时，反相器的功效延时和寄生延时是相等的。

本文采用五种不同的工艺库，包括美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm模型，45nm采用了北卡罗来纳州立大学的FreePDK模型，采用hspice进行仿真验证。这些模型手工计算用的参数如表4所示。

Table 4 Calculation parameters of each model library表4 各模型库计算参数

图2是对扇出为1的反相器进行仿真，对PMOS与NMOS宽的比值参数扫描。tpdr是上升延迟，tpdf是下 降 延 迟，tp＝（tpdr＋tpdf）／2是 传 播 延时。

从图2中可以看出，不管是哪种工艺，从32 nm到130nm，传播延时基本上没有变化，PMOS与NMOS宽的比值对反相器tp的传播延时没有太大的影响。但是，对反相器的上升延迟和下降延迟就有比较大的影响。如图3所示，从65nm到130nm，随着γ的变大，上升延迟和下降延迟的绝对值｜（tpdr－tpdf）｜开始快速下降，至1.5左右后缓慢变大。不管是那种工艺，对于反相器，｜（tpdrtpdf）｜都有个最小值。

Figure 2 Effect ofγon parasitic delay图2 γ对传播延时的影响

Figure 3 Effect ofγon rising and falling delay图3 γ对上升延迟和下降延迟的影响

根据图2和图3选择一个恰当的γ，如表5所示。从表5中发现，γ的实验值随着工艺尺寸的减小而减小，改进后的γ理论值也在减小，但是减小的幅度没有实验值减小的幅度大。

如果仅仅考虑延时，65nm、90nm和130nm工艺γ可以有个比较好的估计。在深亚微米下，理论值与实验值误差比较大。在深亚微米下，对模型库的精度的要求越来越高，等效电阻和栅电容须采用更精确的模型。

在五种不同工艺下，常用门的延时理论值和实验值如表6所示。从表6中可以发现：（1）反相器的理论值与实验值的误差比较大，主要原因是栅电容模型不够精确，但是系统的初步设计是可以的。由于逻辑功效法估算延时是基于反相器的延时，为了防止反相器误差传递至逻辑门误差中，在后续逻辑门的延时估算采用反相器的实验值。（2）所有与非门的误差比较小，在10%以内，而或非门误差比较大，二输入或非门的误差在10%～20%，三输入或非门的误差在30%～40%。说明估算与非门时更精确，而或非门比较粗糙。与经典方法相比，与非门的误差有所减小，大部分精度减小了约10%，而或非门的误差有所增加。主要原因是在计算过程中，假设PMOS和NMOS都完全速度饱和，PMOS器件的载流子空穴并没有达到完全速度饱和，而NMOS器件的载流子电子的迁移率更大，容易达到速度饱和。PMOS器件速度饱和程度与输入数有关，可以乘以一个修正因子，以提高精确度。

三输入或非门的下降延迟远大于上升延迟。根据电阻计算公式：R＝ρL／W，串联之后几个MOS器件的沟道连在一起，MOS器件L变大，MOS器件W以相同的倍数变大，以减小寄生电阻。当串联的MOS速度变多时，MOS器件的宽长比W／L迅速变大，导致上升延迟和下降延迟的相差较大，尤其在特征尺寸大的工艺条件下更加明显。

5 结束语

随着CMOS工艺发展，特征尺寸越来越小，在长沟道器件中不明显的短沟道效应对CMOS集成电路的影响越来越大。逻辑功效法适合在设计初期快速估算逻辑门的延时和电路的延时。本文根据MOS器件速度饱和效应，对原有的逻辑功效法估算延时改进。采用五种不同的工艺对改进之后的方法进行验证，并且达到预期的效果。改进之后的计算比较简单，估算后的延时与非门的精确度比较高，但是或非门的精度不高。主要是因为PMOS器件载流子空穴和NMOS器件载流子电子的迁移率不同，NMOS器件更容易达到速度饱和，PMOS器件的速度饱和效应不显著。根据不同的工艺和MOS器件串联的个数，乘以一个修正因子可以提高精度。考虑到该方法的缺点比较明显，在将来的研究工作中加以改进，考虑深亚微米的另一主要延时——互连的延时，并结合功耗面积的因素，综合估算逻辑门的延时和电路的延时。

Table 5 Width ratioγof PMOS and NMOS in inverter表5 反相器PMOS与NMOS宽的比值

Table 6 Common gate delay during different processes表6 不同工艺常用门的延时

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