一种新的频偏估计算法FPGA实现方案

陈朝廷，冷 文，王安国

（天津大学电子信息工程学院，天津300072）

一种新的频偏估计算法FPGA实现方案

陈朝廷，冷 文，王安国

（天津大学电子信息工程学院，天津300072）

基于IEEE 802.15.4协议信号模型，采用简化频偏估计算法，提出一种适用于突发通信模式，基于频偏估计算法的现场可编程门阵列（FPGA）实现方案。该方案包括定时恢复、频偏估计及频偏纠正模块，通过串行运算等方法解决并行算法资源消耗较大的问题，使用下采样以及双口RAM减小延迟，提高运算速度。采用优化结构的方式，在保证低资源占用率的基础上，使该FPGA硬件实现方案具有较大的频偏估计范围以及较高的频偏估计精度。分析结果证明了其有效性。

频偏估计；现场可编程门阵列；采样信号；资源占用率；IEEE 802.15.4协议

1 概述

通信系统中收发两端频偏的存在会导致误码率上升，影响接收机的性能。目前处理频偏的经典算法主要有2类：（1）通过锁相环调整接收端振荡频率，使之与发送端同步；（2）通过对基带信号进行处理，估计出频偏值并进行频偏纠正。锁相环结构往往不适用于突发模式（如IEEE 802.15.4协议等）中信号的快速同步，因此，提出了一系列基于基带信号处理算法进行频偏估计的算法［1］。

现有的同步算法大多是基于最大似然估计理论［2］，为了弥补该算法复杂度高、不易实现的不足，提出基于相位差分的Kay算法［3］、基于自相关运算的Fitz算法［4］和L&R算法［5］以及相位差分与自相关结合的M&M算法［6］等近似最大似然的一些低复杂度估计算法。除此之外，也有一些基于其他原理的频偏估计算法，如适用于IEEE 802.15.4协议的基于最小二乘法的估计算法［7］。以上这些算法均采用了相关或者相位差分运算，算法中的相关运算计算复杂度较高、运算时间长，算法实现的硬件资源消耗较大。为解决这些问题，需要对这些经典算法的实现进行优化，在满足应用需求的前提下获得复杂度与处理速度的平衡。

现场可编程门阵列（Field Programmable Gate Array，FPGA）具有运算速度快、并行处理能力强以及实时性好等优点，在通信及高速信号处理方面应用广泛。本文针对IEEE 802.15.4协议信号模型，提出包括数据对齐、频偏估计以及频偏纠正的FPGA实现方案，对各模块中资源占用较大的部分进行优化设计，采用延迟双相关的定时恢复算法，减小频偏对于数据对齐的影响，通过并行处理向串行处理的转换，减少频偏估计模块的资源占用率，使用查表法实现数控振荡器（Numerically Controlled Oscillator，NCO），降低计算延迟，并给出时序仿真结果和实际采样的实验结果。

2 IEEE 802.15.4协议信号模型

IEEE 802.15.4协议采用偏移正交相移键控（Quadrature Phase Shift Keying，OQPSK）调制，不会出现180°的相位跳变，从而减小了传输带宽，提高了频谱效率［8］。式（1）为发送端信号表达式，发送的二进制码元由单极性变成双极性an，bn，S（t）为经过成型函数g（t）后形成的复基带信号：

S（t）通过AWGN信道到达接收端，经过低噪放大器（Low Noise Amplifier，LNA）放大、正交下变频以及AD采样后可以表示为：

其中，fd代表接收端与发射端的频偏；Ts为采样周期；θ为初始相偏；n（k）为高斯随机噪声。频偏估计就是要从式（2）中提取出频偏fd的大小。

3 频偏估计算法

根据是否采用反馈来进行频偏估计，频偏估计分为前向型和反馈型。IEEE 802.15.4协议为突发模式通信，反馈型算法需要一定的收敛时间，而前向型算法则实时性较好，故选择前向型是合适的。在前向估计算法中，Kay算法具有很宽的估计范围和较低的复杂度，但精度较低。Fitz、L&R算法在低信噪比条件下能保持较高精度，但其估计范围远低于IEEE 802.15.4协议的要求。M&M算法同时具有精度高和估计范围宽的优点，但其硬件实现复杂度高，有数据辅助前向型简化算法降低了M&M算法实现复杂度［9］，其算法推导如下：

式（3）表示数据对齐后将接收采样信号与本地码相乘以去除调制信息，并将其结果根据式（4）进行自相关运算，其中，L为观察窗口长度；N为小于等于L/2的常量参数；*是共轭符号。得到：

由于在信噪比较高时，ρ（m）中的乘积项可以忽略，简化为：

将R（m）前后项做相位差分，即前项与后项的共轭相乘，如下式：

进一步忽略其中的乘积项得到：

将上式做平滑处理，得到：

为累加和为1的平滑系数。由于最后需对频偏进行补偿，因此不必求出fd的具体值，只需求得式（7）中指数中的角度即可。

4 频偏估计的硬件实现

4.1 有数据辅助频偏估计的数据对齐

IEEE 802.15.4协议中具有8个伪随机m序列的前导码，为此，采用有数据辅助算法可以简化设计并提高估计精度。本文所采用的有数据辅助频偏估计算法需要在频偏纠正之前进行时钟恢复，即进行本地信号与接收信号码元的对齐。利用IEEE 802.15.4协议的帧头m序列较好的相关特性，与本地码互相关可以得到相关尖峰，第一个尖峰即为数据的起始位置，从而实现了帧的对齐。但根据IEEE 802.15.4的协议要求，收发两端允许最大频偏为80 ppm= 198.4 kHz［10］，频偏会导致相关尖峰峰旁瓣较大，很难判别出峰值的准确位置。为此，本文采用延迟双相关（double correlation）的算法实现相关峰的检测。

设采样序列为：

将式（8）与本地码c（k）进行互相关运算并忽略噪声项可得：

其中，λ（m）=exp（j2πfdmTs）。式（9）中相偏部分与幅度无关；而频偏存在时，m的变化会影响λ（m），从而对相关结果的幅度造成不利影响。

采用延迟双相关的算法并忽略噪声后，有：

其中，D为延迟常数（在此设置为2个码元采样点的长度）；η=exp（j2πfdDTs），为与m无关的常数，与式（9）相比，降低了旁瓣的影响。

根据IEEE 802.15.4协议帧头m0的相关性，每个m0相关得出一个尖峰。图1给出了Matlab的仿真结果，图中每个尖峰各对应IEEE 802.15.4协议帧头的一个m0，对于定时恢复，只需求得第一个尖峰位置即可。

图1 延迟双相关尖峰

结合FPGA硬件实现，本地码元自相关结果p（k）=c（k）c*（k+D）可存储在ROM中，采样数据地址与延迟采样数据地址由地址产生模块给出，根据以上地址读取的数据与ROM中的数据进行乘累加运算，从而得到一个相关值cor-d（m）。

图2为获取第一个尖峰位置的FPGA仿真，图中M ag-Index为最大值的位置，是通过对不同的cor-d进行累计最大值搜索获得，当搜索个数m超过一个符号的长度以后，搜索到的最大值位置即为本帧数据的起始位置，此时输出一个高电平脉冲信号（Peak-Valid）通知下一级模块定时已恢复。然后由第一个尖峰位置M ag-Index开始进行下采样，并将下采样数据与本地码做共轭相乘运算后存入RAM中，供下一级运算使用。

图2 第一尖峰FPGA的仿真结果

4.2 频偏估计

本文在文献［9］提出频偏估计实现方案的基础上，给出了改进方案，相比于文献［9］实现方案，本文给出的方案既能取得较高的频偏估计精度，又大幅度减少了FPGA的资源开销。

文献［9］提出的实现方案如图3所示，其中，圆圈叉表示乘法。

图3 文献［9］频偏估计实现方案

该方案采用的是并行处理，需要大量的乘法器及累加器，资源占用较多，而IEEE 802.15.4协议是为了实现低成本近距离无线通信所提出的［11］，该方案不能满足低复杂度的要求。

本文采用方案的实现结构如图4所示。

图4 改进的频偏估计实现方案

图4 所示的实现方案中，Ts2为下采样后的时间间隔，由于频偏估计采用的是下采样的数据，其采样间隔变为原来的K倍（K为抽取系数），因此输出的频偏估计结果不能直接用于频偏纠正，这个问题可以通过在频偏纠正时对相位累加量进行归一化处理来解决［12］。

为了实现乘法器复用，减小FPGA资源占用，频偏估计模块通过控制下采样RAM读地址的方式来进行相关运算，每次相关运算读地址A与读地址B的间隔不同，从而得到不同延迟的自相关，并且每次相关运算的累加次数不同，在状态机控制下，一次相关运算完成之后锁存结果，将本次与上一次的相关结果进行共轭乘，然后与平滑系数ROM中取出的系数做乘累加运算，最后得到包含频偏信息的复数结果。

表1比较了常量参数为N时，本文所提方案与文献［9］提出方案的资源使用对比。复数乘法运算在FPGA设计中资源占用量很大，如采用并行算法，FPGA中的乘法器将被完全占用，无法满足IEEE 802.15.4协议设计的低复杂度和低成本的要求。

表1 并/串行实现方案硬件资源使用个数对比

而此时作为频偏估计算法的输入为下采样后的数据，数据长度短，采用串行计算方式虽然需要更多的时钟周期来完成，然而前面双端口RAM及下采样的应用缩短了运算时间，提高了运算速度。且在IEEE 802.15.4协议的数据帧头有8个符号用于同步，足以在这个时间内通过串行计算来完成频偏估计。

本文最终FPGA硬件实现资源使用情况对比如表2所示，采用的是观察窗口长度L=200，N=100，文献［9］的方案实现几乎占用本文所用A ltera EP2 S90F1020 FPGA全部的乘法器资源，资源消耗巨大，从而导致后续模块难以实现，而采用本文提出的串行算法则很好地解决这一问题，减小了频偏估计模块的资源使用。

表2 并/串行实现方案FPGA资源使用情况对比

4.3 频偏纠正模块

为了补偿采样点，需要将频偏估计模块输出复数值的相位求出，求相位可以使用查找表、多项式逼近以及坐标旋转数字计算机（Coordinate Rotation Digital Computer，CORDIC）迭代等算法实现。其中CORDIC算法只需要进行移位与加减运算，资源开销小，为此本文模块使用CORDIC算法获得复数的相位。在CORDIC算法计算出相位后，根据下采样抽取系数以及相位累加器的位宽对这个角度做归一化处理，将相位累加器的输出映射到0～2π的范围，然后通过累加器的输出进行查表，得到频偏纠正项exp（-j2πfdkTs）的实部与虚部。

图5为频偏纠正模块的实现框图，其中，AccBitWidth为相位累加器的位宽；查找表（Look Up Table，LUT）采用双口ROM实现，4K字存储深度的ROM查找表用于存储正弦函数。由于余弦函数与正弦函数具有对应关系，通过对正弦表地址进行调整可以得到余弦表，因此可以直接从ROM中读出频偏补偿项的实部与虚部。调用复数乘法器令频偏补偿项和输入的采样信号做复数乘法，得到的结果即为纠正频偏后的采样信号。

图5 频偏纠正模块实现框图

4.4 频偏估计与纠正模块FPGA实现性能分析

由于CORDIC的精度有限，导致频偏补偿中相位累加器的归一化相位增量存在一定误差，但突发模式数据帧长度有限，即误差的时间累积短，因此最终的累积误差不会对结果造成很大影响。同时为了节省资源，FPGA实现采用定点数计算，必然产生一定的量化误差，也会影响频偏估计的精度。

为了评估本文方案性能，利用SignalTap工具将采样数据导入M atlab中进行浮点频偏估计，再与FPGA实现输出结果比对，结果见表3。从表3可以看出，FPGA频偏估计的定点运算结果与Matlab浮点运算结果相比误差很小，这说明频偏模块能够达到预期的精度。表中较大的频偏已经远超过了IEEE 802.15.4协议的所要求的80 ppm的频偏范围，此时，估计结果仍具有较小的误差。为了验证本文方案的可行性与有效性，采用实际信号源（CC2430模块）对本文方案进行了实际测试。

表3 M atlab浮点频偏估计与FPGA输出误差比较

图6为信号频偏纠正前后的星座图，频偏估计的结果为120 kHz，纠正频偏后的信号星座图很好地抑制了星座图相位旋转，能够与标准IEEE 802.15.4协议星座映射点对应。

图6 频偏纠正前后信号星座图比较

表4给出了本文方案在A ltera EP2S90F1020上进行综合后资源的使用情况，可以看出资源占用较少，满足低复杂度的要求。

表4 本文方案资源使用情况

5 结束语

本文通过对频偏估计算法硬件实现的改进，提出了包括定时恢复、频偏估计及频偏纠正在内的FPGA载波同步实现方案。为了降低频偏对于定时恢复的影响，采用了改进的延迟双相关定时恢复算法。针对并行互相关运算资源占用较大的问题，频偏估计部分使用RAM的2个读地址接口实现串行相关运算，通过下采样运算提高了运算速度，降低了运算量。实验结果表明，本文方案有效地降低了FPGA硬件资源占用，在大频偏条件下仍具有较小的误差，从而证明了其具有较大的估计范围及较高的精度。在研究过程中，频偏估计模块与数据起始检测中的互相关运算较为复杂，如何在保证频偏估计精度及范围的条件下进一步降低资源开销及减小计算量是今后的研究方向。

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［6］ Mengali U，M orelli M.Data-aided Frequency Estimation for Burst Digital Transmissions［J］.IEEE Transactions on Communications，1997，45（1）：23-25.

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［12］ Meyr H，Moeneclaey M.Digital Communication Receivers：Synchronization，Channel Estimation，and Signal Processing［M］.New York，USA：John Wiley&Sons，1998.

编辑 刘 冰

A Novel FPGA Implementation Scheme of Frequency Offset Estimation Algorithm

CHEN Zhaoting，LENG Wen，WANG Anguo
（School of Electronic Information Engineering，Tianjin University，Tianjin 300072，China）

Based on IEEE 802.15.4 signal model，by adopting the simplified frequency offset estimation algorithm，a novel Field Programmable Gate Array（FPGA）implementation scheme of frequency offset estimation algorithm is proposed in this paper，which saves hardware resources and is suitable for burstmode communication.The proposed scheme in the paper includes timing recovery，frequency offset estimation and frequency offset correction modules.By transforming parallel to serial calculation，the hardware resource occupation is reduced greatly.Using down-sample and dual-port RAM，the computing speed is improved effectively.By optimizing architecture，the FPGA implementation of frequency offset estimation and correction algorithm proposed in the paper is with large frequency offset estimation range，high frequency accuracy performance and low ratio in hardware resource utilization.Analysis results show the validity of it.

frequency offset estimation；Field Programmable Gate Array（FPGA）；sampled signal；resource occupancy rate；IEEE 802.15.4 protocol

陈朝廷，冷 文，王安国.一种新的频偏估计算法FPGA实现方案［J］.计算机工程，2015，41（11）：160-164，169.

英文引用格式：Chen Zhaoting，Leng W en，Wang Anguo.A Novel FPGA Implementation Scheme of Frequency Offset Estimation Algorithm［J］.Computer Engineering，2015，41（11）：160-164，169.

1000-3428（2015）11-0160-05

A

TP393

10.3969/j.issn.1000-3428.2015.11.028

毫米波国家重点实验室开放课题基金资助项目（K 201314）。

陈朝廷（1988-），男，硕士研究生，主研方向：无线通信信号处理；冷 文，讲师；王安国，教授。

2014-11-26

2014-12-23 E-m ail：chenzhaoting456@sina.com