基于TDS系统的超大型测试向量生成技术研究

石志刚，刘　伟，金　兰，吉国凡

（北京确安科技股份有限公司，北京100094）

基于TDS系统的超大型测试向量生成技术研究

石志刚，刘伟，金兰，吉国凡

（北京确安科技股份有限公司，北京100094）

超大型测试向量生成技术是数字电路芯片测试中的难点，对芯片测试效率和产品良率都有较大影响。介绍一种基于TDS向量生成系统的超大型测试向量生成技术。阐述了TDS向量生成系统的体系结构，以某超大型测试向量的生成过程为例，介绍该系统使用模块化方式生成超大型测试向量的方法，并对具体生成方案进行分析，使用裁剪、压缩等多种优化手段完成测试向量生成，保证测试向量的简洁和准确。生成后的向量可以成功载入目标测试系统，极大节省了测试系统资源。通过该方法，实现了超大型测试向量的高效生成，极大地减小了测试向量的体积，提高了工程量产测试效率。

芯片测试系统；系统架构；向量生成；优化；压缩；模块化

1　引　言

随着半导体工艺技术的发展，集成电路技术和性能有了飞速提高，对数字集成电路的测试提出了更高要求，尤其是芯片的功能测试。因此，测试向量（Test Vector）的准确高效生成成为了整个功能测试能否顺利进行的关键［1］。

测试向量是对芯片一系列逻辑功能的输入输出状态的描述，包含了输入激励和预期存储响应真值表，通过输出是否达到预期判断芯片功能是否正常［2］。目前主要有两种生成方式：手动生成和自动生成。手动生成是根据客户提供的时序图等信息，按照测试系统规定的格式进行文本编写。随着芯片功能的增强，深度上千万行的超大型测试向量不断出现，手动生成的方法已无法满足要求，因此需要使用合适的测试向量生成软件，实现从EDA工具仿真波形图到测试向量的直接转换［3－4］。

TDS（Test Development Series）系统是TSSI公司基于Linux操作系统开发的一套专业测试向量生成软件，可实现EDA仿真结果与测试向量生成的无缝对接，能够为大型测试向量的高效准确生成提供完整的解决方案。但即使使用专业的向量生成工具，对于一些更大型的向量，仍需要针对具体情况进行特殊处理，才能生成合适的测试向量。

2　TDS系统结构

TDS系统采用模块化设计，整体分为输入、转换、输出三个部分，其基本系统框架如图1所示。

图1　TDS测试向量生成系统框图

输入部分将EDA仿真工具生成的波形文件，通过相应的输入模块导入TDS系统，生成包含各信号管脚和波形信息的SEF文件。

转换部分通过各种条件（condition）模块对导入的SEF文件进行操作以符合测试需求。SEF文件在进行裁剪、边缘对齐、去除尖峰、分割等操作后通过环化运算将输入部分读入的波形文件划分时序，生成包含时序信息的WDB文件［5］。

输出部分通过输出模块得到文本格式的测试向量文件，可以直接导入到对应的测试程序中使用。测试向量文件可以利用UltraEdit等文本编辑软件稍加修改后转换为测试系统可识别的格式。

虽然TDS系统提供了完整的向量生成解决方案，但超大型测试向量的生成仍是难点，需要兼顾TDS系统服务器硬件、测试系统硬件、普通计算机硬件、测试程序以及生产效率等各个方面因素，才能在生成准确的测试向量前提下保证芯片测试效率。下面以某超大型测试向量的生成过程为实例对其中的难点进行介绍。

3　超大型测试向量生成

以实际生产中的一个具体文件为例，介绍超大型测试向量的生成过程。此文件的输入部分为EDA仿真工具生成的EVCD格式文件，该文件总大

对应生成的测试向量文本文件大小为：

文件体积≈向量深度×每条向量字符数≈3．125×107×50≈1．5G

如果不进行任何处理，即使顺利生成，在普通计算机上进行文字编辑工作也较为困难。

测试中使用的目标测试系统为J750，在该测试系统中，向量存储器分为两部分，其中LVM（Large Vector Memory）资源可存储向量深度为16M的单一语句或单一循环语句，SVM（Small Vector Memory）资源用于存储跳转等独立循环结构共1024个。如果不对测试向量进行压缩，测试向量将无法载入测试系统中。因此需要对其进行优化，使其能够顺利应用于芯片测试当中。

3．1文件分段处理

在使用Verilog in模块将EVCD文件导入TDS系统后，得到不包含时序关系的SEF文件。通过上述分析可知，在测试向量生成时必须进行压缩。TDS系统的压缩功能统一位于输出部分。若不进行任何处理，在输出部分压缩过程进行时会出现如图2所示情况，TDS系统由于服务器硬件内存不足导致转换终止。

因此需要将读入的SEF文件分割为两个较小的部分分别进行处理，目的是使这样两个较小测试向量分别能在TDS服务器的内存处理能力内完成生成。在TDS系统中选择Cut Condition操作模块，可以根据测试向量的运行时间对向量进行分割。通过此方法将长度为1．25S的测试向量分为1S和0．25S两个较小向量，二者都可以在计算机硬件的处理能力下顺利生成。该转换模块控制条件如图3所示。

在分割过程中需要寻找测试向量中的各管脚信号稳定部分，用以保证两个较小测试向量在连接时不会出现任何问题。在本例中，测试向量内部包含3mS的等待区域，只要从此处分割就能保证向量的完整准确。

3．2边沿对齐

在正常测试中，测试向量的生成目标是时序信息的简洁准确，但是由EDA工具仿真生成的文件，各管脚在时序上可能存在没有完全同步的情况，若小为1．6G。文件主要包含一条长度约1．25秒、运行频率25MHz、共31个管脚的波形信息。若全部展开测试向量深度为：不进行处理，将会在之后进行的环化生成时序文件过程中生成多组复杂时序，这些多余的时序不仅会造成后续向量生成的困难，更可能因此增加向量深度。

Align Condition模块可用于信号边沿对齐，如图4所示。

图2　服务器内存不足导致向量生成中断

图3　Cut Condition模块配置

图4　Align Condition模块配置

TDS系统提供了两种对齐方式：与特定信号管脚对齐和与固定时间对齐。对于不同芯片需要根据具体情况选择不同的对齐方法。若选择与特定信号管脚对齐，一般可以选择时钟信号，此方法适合于时序较复杂、具有不同时钟信号的波形文件，但该方法可能会由于时钟信号本身的偏差导致最后环化时生成复杂测试向量［6］。由于本例中仅有一个时钟信号，因此选择与固定时间对齐方式进行。所有信号管脚（包括时钟信号）边沿全部与半周期时间对齐，最后仅生成单一时序。如图5所示。

使用此方法对齐后每个周期内的时序关系将更加简单明了，可以为后续模块简化时序文件提供条件［7］。

图5　生成测试向量的时序

3．3文件压缩与优化

边沿对齐完成后，通过WAT（Waveform AnalysisTool）模块利用指定周期对SEF文件中的波形进行划分，得到每一周期的时序图，归纳所有周期的时序图，生成时序文件。再使用Sequencematch模块，将时序文件与SEF文件本身结合，通过环化算法对波形图依据周期进行划分，生成包含时序信息的WDB文件。将此文件导入到对应测试系统的输出模块（Wave Bridge）中，即可获得需要的测试向量文件。

如前文所述，在本例中必须要在生成测试向量文件时进行压缩。若不进行压缩，J750测试系统的LVM资源不足，若进行自动压缩，大量的循环结构会由于SVM资源不足而无法载入测试系统。因此需要对输出模块的输出格式进行控制，同时兼顾LVM和SVM资源的使用［8］。

TCL（Test Control Language）语言是TDS系统向量生成过程中使用的语言，用户可以通过TDS系统中预留的各接口使用自定义的TCL文件对转换过程进行控制，对输出的测试向量进行优化。

在这里需要采用TCL语言进一步优化输出格式，复写系统自带的压缩程序。本例中定义的TCL文件如下：

Testcontrol J750

Ate

PatternCompression＝yes；

SubroutineCompression＝false；

LoopCompression＝false；

End ate；

End testcontrol

根据TCL文件的定义，TDS系统在压缩过程中会保留测试向量中所有的单行重复内容，去掉了所有循环结构。经过此方法优化，再将切割后的两个较小文件手动拼接起来，最终得到大小为16M的ATP格式文件，载入J750测试系统后仅占用1M的LVM资源，不占用任何SVM资源。最终完成的整个方案如图6所示。

图6　完整解决方案模块化视图

经过一系列优化，可以得到高效简洁的测试向量，进一步即可在windows系统下顺利进行文本编辑而不必限于计算机性能的限制，在正式的生产测试中也可以有效减小载入时间，提高测试效率。

4　结束语

以一种超大型测试向量的生成为例，首先对TDS测试向量生成系统进行了介绍，其次对该测试向量的生成进行了研究，经过切割、边沿对齐、自定义压缩等技巧，不断优化条件，减小文件体积，完成整个超大型测试向量的生成工作，使其应用于芯片测试成为可能。利用TDS系统可以有效地加快向量生成的效率，极大缩短测试程序的开发周期。同时提高工程量产的测试效率。

［1］陈辉．ATE测试向量转换方法研究［D］．广东：华南理工大学，2010．Chen Hui．Research on ATE Test Vector Transformation Method［D］．Guangdong：South China University of Technology，2010．

［2］时万春．现代集成电路测试技术［M］．北京：化学工业出版社，2005．Shi Wanchun．Modern Integrated Circuit Testing Technology［M］．Beijing：Chemical Industry Press，2005．

［3］宋尚升．集成电路测试原理和向量生成方法分析［J］．现代电子技术，2014，37（6）：122－128．Song Shangsheng．Analysis of IC test principle and vector generation method［J］．Modern Electronics Technique，2014，37（6）：122－128．

［4］胡勇，李轩冕，贺志荣．单片机测试向量生成技术研究［J］．计算机与数字工程，2010，38（9）：90－93．HuYong，LiXuanmian，HeZhirong．TestPattern Generating Technology Research for Microcontroler［J］．Computer＆Digital Engineering，2010，38（9）：90－93．

［5］陈辉，姚若河，王晓晗．一种ATE测试向量时序优化算法［J］．微电子学，2011，42（2）：310－314．Chen Hui，Yao Ruohe，Wang Xiaohan．An Algorithm for Optimizing Timing of Test Vector in ATE［J］．Microelectronics，2011，42（2）：310－314．

［6］吴明行，韩银和，胡瑜．测试向量的周期化关键技术研究与实现［J］．计算机工程，2006，32（22）：246－249．Wu Mingxing，Hanyin，Huyu．Research and Implementation of Key Technologies in Test Vector Cyclization［J］．Computer Engineering，2006，32（22）：246－249．

［7］牛道恒，王红，杨士元．时序电路测试向量融合算法［J］．计算机辅助设计与图形学学报，2010，22（2）：247－255．Niu Daoheng，Wang Hong，Yang Shiyuan．Test Pattern Merging Algorithms for Sequential Circuits［J］．Journal of Computer Aided Design＆Computer Graphics，2010，22（2）：247－255．

［8］王小强，王晓晗．Perl语言在测试向量生成中的应用［J］．计量与测试技术，2012，30（S1）：144－146．Wang Xiaoqiang，Wang Xiaohan．Application of Perl Language in the Generation of Testing Vectors［J］．Metrology＆Measurement Technique，2012，30（S1）：144－146．?

Research of Ultra－large Size Test Vector Generation Based on TDS System

Shi Zhigang，Liu Wei，Jin Lan，Ji Guofan
（Beijing Chipadvanced Co．，Ltd．，Beijing 100094，China）

The generation technology of the ultra－large size test vector is a difficult point in the test of digital circuit chip，which has a great influence on the test efficiency and the yield．In this paper，an ultra－large size test vector generation technique based on TDS system is introduced．It describes the structure of test vector generation system，takes the generation process of an ultra－large size test vector as an example，introduces the method of generating an ultra－large size test vector with system modularization，and carries on the analysis to the main module．Using cutting，compression and other methods of optimization to complete the test vector generation，ensure that the generated test vector is simple and accurate．Through this method，we can achieve high efficiently conversion of the ultra－large size test vector，which greatly reduces the size of the test vector and improves the efficiency of mass production test．

Chip Testing System；System Architecture；Vector Generation；Optimization；Compress；Modularization

10．3969／j．issn．1002－2279．2016．05．005

TN47

B

1002－2279（2016）05－0017－04

石志刚（1983－），男，北京人，工程师，硕士研究生，主研方向：集成电路测试。

2016－04－18