不同栅介质工艺对4H-SiC MOS电容可靠性的影响

谭永亮 刘佳佳 张力江 李波

（中国电子科技集团公司第十三研究所 河北省石家庄市 050051）

1 引言

SiC (Silicon Carbide)半导体材料具有禁带宽度大、临界场强高、热导率高等优势，是制备高压、耐高温、大功率电力电子器件的理想选择之一，且SiC 材料可以通过自身氧化生长SiO2介质，使得SiC MOSFET 器件的制备成为可能[1-4]。然而由于热氧化生长的SiC/SiO2界面的界面态密度较高，使得栅介质的可靠性变差，沟道载流子迁移率降低，严重影响了SiC MOSFET 器件的性能。因此，优化SiC MOS (Metal Oxide Semiconductor) 栅电容的制作工艺，降低SiC/SiO2界面处的界面态密度，对于SiC MOS 栅介质的可靠性评价显得尤为重要。

有报道表明在对只经过热氧化生长的SiO2介质进行TDDB 可靠性测试时发现随温度的升高，栅介质的可靠性明显下降，当环境温度为350℃时在6MV/cm 的场强下工作1000s 后失效。这是由于热氧化生长的SiO2介质存在高浓度的界面态密度，大大降低了器件的可靠性。为了减小SiC/SiO2界面态密度，提升SiC MOS 器件的可靠性，人们采取了很多措施，目前采用含氮气体对氧化后的SiO2介质进行高温退火是目前采取的主要方法，通过在SiC/SiO2界面处引入氮来改善界面质量，界面态密度可达到（1011-1012）eV-1cm-2，沟道载流子迁移率可达到20-35cm2/V•s[5-7]，但采用含氮气氛退火得到的沟道中载流子的迁移率仍然很低，增加了器件的导通损耗。也有报道称采用含磷气体退火可以降低SiC/SiO2界面态密度，迁移率可提升至80-100 cm2/V•s[8-9]，但这种退火处理会劣化栅介质的绝缘性，导致栅介质的漏电流增大，大大降低器件的可靠性。

为了兼顾SiC MOS 器件的沟道载流子迁移率和栅介质的可靠性，本文结合了磷掺杂栅介质工艺和SiO2/Si3N4(Silicon Nitride) 复合栅介质，通过绝缘性测试、TDDB 测试来评估其可靠性。本实验采用斜坡电压法可进行快速、有效的TDDB 评估。

表1：样品栅介质制备工艺条件

图1：SiC MOS 结构示意图

图2：磷掺杂和氮掺杂栅4H-SiC MOSFET IDS-VGS 特性及迁移率对比曲线

图3：不同栅介质样品J-E 特性曲线

2 实验

本实验采用4 英寸晶向为（0001）偏角4°的n 型4H-SiC 衬底，外延层为n 型、掺杂浓度为7×1015cm-3、厚度为12 μm。实验样品分为3 组，编号分别为#1、#2、#3，栅介质条件如表1 所示，其中样品1#和2#在RCA 清洗后进行P 阱、P+、N+离子注入及激活退火，按照表1 完成栅介质制备，之后进行漏极和源极制备。

图4：采用斜坡电压法的TDDB 特性曲线a（0.2MV/cm•s）b（0.002 MV/cm•s）

样品1#作为标样，采用国际主流的栅介质制作工艺，即在氧化后使用NO 退火。样品#2、#3 均采用POCl3对氧化层进行退火，再分别淀积不同介质。栅介质制作完成后，再采用MOSFET 标准工艺制程完成器件的栅极、源极和漏极的制作，同时在样品上制作SiC 栅介质电容，结构形成图1 所示。器件制作完成后，测量SiC MOSFET 器件的转移特性和CV 特性，计算样品的沟道载流子迁移率，同时通过TDDB 测试和栅绝缘性测试，完成栅介质可靠性评价。

3 结果与分析

室温下对采用样品1#和2#制备的4H-SiC MOSFET 进行转移特性测试，结果如图2 所示，其中左侧纵坐标为当VDS=1V 时4H-SiC MOSFET 沟道载流子迁移率大小，右侧纵坐标对应源漏电流，从图中可以看出，当VGS=20V 时，经NO 退火的器件沟道载流子迁移率约为18cm2/V•s，采用POCl3退火制备的器件沟道载流子迁移率约为45cm2/V•s，磷掺杂工艺的沟道载流子迁移率为NO 退火的2 倍多。说明磷掺杂栅介质工艺能更有效地降低4H-SiC/SiO2界面处的界面态密度，基于磷掺杂栅介质工艺制备的器件导通特性更优。

为了在提高沟道载流子迁移率，降低器件导通损耗的同时提升SiC MOS 栅介质的可靠性，本文对比了采用不同栅介质工艺制备的SiO2栅介质及SiO2/Si3N4复合栅介质的可靠性，结果如图3 所示，可以看出样品3 的击穿场强比样品1 和2 高，说明引入Si3N4复合栅可以明显增强栅介质的击穿场强，减小栅极漏电流，提高栅介质的抗击穿能力，增强栅绝缘性。SiO2/Si3N4复合栅介质的等效介电常数约为SiO2栅介质的1.6 倍，高介电常数可以显著增强栅介质的击穿场强。因此SiO2/Si3N4复合栅介质有高于SiO2栅介质近1.6 倍的临界击穿场强。

图5：(a)样品1(b)样品2(c)样品3 在不同斜坡电压的TDDB 特性对比

采用斜坡电压法[10]测得样品的TDDB 曲线如图4 所示。试验中给样品施加0.2MV/cm•s 和0.002MV/cm•s 的斜坡电压，每种样品试验数目均为12 个，样品经斜坡电压实验会发生击穿。从图4 可以看出样品1 经过56s 发生击穿，样品2 经过53s 后击穿，样品3经过78s 才击穿，实验结果表明引入Si3N4复合栅介质SiC MOS 电容的可靠性大大提高。斜坡电压为0.002MV/cm•s 样品的击穿时间为斜坡电压为0.2MV/cm•s 样品的100 倍，说明斜坡电压大小对样品击穿特性影响不大。

采用斜坡电压法测得的漏电流与击穿场强关系如图5 所示，试验中给样品施加0.2MV/cm•s 和0.002MV/cm•s 的斜坡电压，从图5可以看出，样品1 在斜坡电压较大时，初始漏电流较大，而将斜坡电压减小时，MOS 电容的漏电流也减小，而样品2 和样品3 的初始漏电流比样品1 小且漏电流不受斜坡电压的影响。结果表明，采用磷掺杂栅介质的MOS 结构具有更好的绝缘性。这是因为经过磷掺杂的4H-SiC/SiO2界面的界面陷阱密度更低，因此具有降低的初始漏电流。样品3 比样品1 和样品2 的击穿场强高，这是因为样品3 采用SiO2/Si3N4复合介质，而Si3N4的介电常数比SiO2大，在栅介质厚度相同的情况下，SiO2/Si3N4复合栅介质的等效介电常数约为SiO2栅介质的1.6 倍，高介电常数可以显著增强栅介质的击穿场强,能承受更高的电压，因此具有更高的临界击穿场强。

4 总结

本实验研究了经氮掺杂、磷掺杂、磷掺杂复合介质的不同栅介质条件下4H-SiC MOSFET 器件的沟道迁移率和MOS 电容结构的可靠性情况，采用了斜坡电压法测试了不同栅氧条件下的4H-SiC MOS 电容TDDB 特性和I-V 绝缘特性。发现磷掺杂的SiO2介质与Si3N4复合介质相结合的介质在绝缘性、TDDB 击穿及界面态密度方面均得到进一步改善，4H-SiC MOS 电容器件的可靠性显著提高。