太赫兹无线通信关键技术设计与仿真

张文翔，汪忱

（博微太赫兹信息科技有限公司，安徽合肥 230022）

随着计算机集成技术、电子学技术及网络信息化技术的高速发展，无线通信对带宽的需求每十八个月就会翻一倍[1]。在信息技术飞速发展的今天，无线通信正面临着拥挤的有限频谱资源与日益发展的高速业务需求的矛盾，传统频谱资源在2 G 至5 G 通信高速发展的过程中，已经几乎耗尽。近年来，各种高速需求不断涌现，用户对高清电影电视业务质量要求越来越高，无压缩或压缩率低的高清电视信号的传输也日益增多。如目前常见的已商用化的全高清（Full-HD）的无压缩数据率为1 920×1 080（分辨率）×25（帧率）×10（位宽bits）×3（RGB 三原色），即1.56 Gbps[2]，更高的4K 高清分辨率如超高清电视（UHDTV）标准的3 840×2 160 解析度，其无压缩数据率为6.22 Gbps[3]；而3D 电影电视点信号速率为上述点的两倍即3D-Full-HD 为3.12 Gbps，3D-UHDTV 为12.44 Gbps。更有甚者，据国外媒体报道，日本准备在2020 年使用8K 技术转播奥运会，联合国旗下的国际电讯联盟通过以日本NHK 电视台所建议的7 680×4 320 解析度作为国际8K 超高画质电视(SHV)标准[4]，其位宽为12 bit，帧数为120帧/秒，即分辨率为143.32 Gbps。如此高速率的百吉比特数据传输目前主要依赖于光纤通信，但在一些临时的需要移动的场合，光纤通信就不太能胜任。例如：体育赛事的高清直播，摄像机的位置需要不停地随着运动员而发生变动，因而需要实现从摄像机到电视制作中心的高速视频信号机动传送。这样的应用场合很难做到临时铺设光纤线路，而传统的微波点对点通信设备又不能支持几吉比特每秒甚至上百吉比特每秒的数据传输速率。文中介绍了中国电子科技集团公司第三十八研究所博微太赫兹信息科技有限公司太赫兹通信研究小组进行的220 GHz 太赫兹高速无线通信系统中核心模块和主要仿真实验结果。

1 太赫兹高速无线通信收发系统方案设计

1.1 射频链路方案设计

发射机与接收机射频前端示意图如图1 所示，该固态电子学太赫兹通信收发系统基于固态半导体器件，采用“低频段调制解调+二次混频+放大”的太赫兹高速信息单工传输技术路线。该技术路线有别于直接检测的方式，无需混频滤波的OOK、ASK 太赫兹通信系统[5-6]，采用先进的固态电子学器件和数字通信体制，显著地增加了频谱利用率，更易于微波链路功率级联。

图1 发射机与接收机射频前端示意图

220 GHz 太赫兹高速通信系统收发射频链路包括发射射频单元和接收射频单元。发射射频单元由中频上变频模块、太赫兹波段混频器模块、太赫兹波段滤波器、太赫兹波段功放模块、时钟模块、频率源模块和倍频模块组成。接收射频单元由太赫兹波段滤波器、太赫兹波段低噪放模块、太赫兹波段混频器模块、中频下变频模块、时钟模块、频率源模块和倍频模块组成。发射射频单元将发射信号处理单元输出的中频信号经过两次上变频后，成为太赫兹信号，并进行功率放大，经过太赫兹波段滤波器滤波。接收射频单元将经过太赫兹波段滤波器带通滤波之后的太赫兹信号放大，并经过两次下变频，成为中频信号，然后将中频信号送入接收信号处理单元中。发射射频单元和接收射频单元的频率源模块和倍频链路模块完全相同，用于给混频器提供高低本振信号。发射射频单元具有功率控制功能，增益调整范围不小于30 dB。接收射频单元具有功率控制功能，增益调制范围不小于30 dB。

1.2 嵌入式硬件信号处理方案设计

如图2 所示，在中频发射单元中，将输入的视频原始比特流信息数据送入FPGA，经过缓存后按照信息数据块（IB）进行M分路和并行处理，使其具有内部生成测试序列选项。每路的每个数据块插入传输帧头（TS）并经过扰码后，发送到LDPC 编码器；M路编码后的数据发送到一个并行化的MQAM 调制映射与成型滤波模块，生成并行的基带调制数据，内部设计加入白噪声数据和生成单载波的选项，可用于设备自检；然后经过FPGA 的并行串口转为高速接口，之前的功能模块均在FPGA 上实现；FPGA 的高速接口将IQ 复数据送往中频DAC 子板；中频DAC 子板将IQ 基带数据调谐到要求的中频频率，并转换为模拟信号，并输出低频段的信号。

图2 中频发射与接收单元功能组成示意图

在中频接收单元中，输入的低频段信号首先进入ADC 子板，经过中频正交变频采样模块，将中频信号变换为IQ 正交的基带信号，并完成IQ 采样；采样后的IQ 基带信号进入FPGA，经过并行化的成型滤波、帧头捕获、信道均衡、时钟同步和载波同步处理，恢复符号数据；然后再将恢复的符号数据送入N路的LDPC译码解扰器，恢复出信息数据块(IB)；然后经过数据合路模块，输出原始视频比特流、信息流到显示器；同时可存储一段接收的信息样本，用于自检测试。

中频接收单元采用中频正交下变频方案，主要考虑降低ADC 的采样率和高中频采样的要求，以便在进口ADC 芯片受到禁运时，采用国产射频器件和ADC 芯片替代，当然，由于国内芯片工艺的限制，性能可能略有下降。中频接收单元采用中频直接采样也是非常方便的，只需要选用一款合适采样率的ADC芯片即可。同理，发端的高速DAC芯片受到禁运时，中频接收单元将提供可替代的中频上变频方案，便于采用国产射频器件和DAC芯片替代。

2 太赫兹高速无线通信收发系统关键技术及仿真结果

2.1 定时同步实验结果

该系统采用Gardner 算法来实现定时同步，Gardner 算法的核心思想在于对接收的有符号偏差的采样信号进行低通滤波，恢复成连续信号，然后进行重采样[7]。Gardner 算法是一种高效的定时同步算法，每个符号只需要两个采样点即可进行定时恢复[8]。文中给出了Gardner 定时同步算法的基本算法原理结构图，并采用Simulink 工具搭建定时同步环路，分别在双精度浮点数和定点化条件下对定时同时算法的性能进行仿真。

如图3 所示，Gardner 环中的定时误差监测采用Gardner 算法，而插值器则采用基于NCO 和拉格朗日立方插值的任意因子插值器，环路滤波是较常见的二阶环路。Gardner 定时误差检测算法有两个特点：1）每个符号只需两个采样点，并以符号速率输出误差值[9]；2）该算法独立于载波相位[10]。

图3 Gardner环原理结构框图

该系统模型模拟了在采样频偏为0.01%时，两倍采样点的Gardener 在各种信噪比为4.8 dB 时的定时同步性能情况。系统为AWGN 信道，经过下变频后在基带进行处理。图4 分别给出了下变频后接收到的信号星座图、定时同步后的星座图，以及定时同步前后的眼图比对。

图4 定时同步前后星座图及眼图对比

2.2 载波同步实验结果

该系统采用面向判决的载波同步算法来实现载波同步。图5 所示为载波恢复和NCO 结构图，其由相位检测器和环路滤波器组成，NCO 由加法器、积分器和查找表组成。I、Q 两路基带信号由相位检测器得到相位误差信号，再经环路滤波器得到所恢复的载波相位误差，最后，经NCO 即可恢复载波。

图5 载波恢复和NCO结构图

滤波器是在检相器和NCO 之间的一个低通滤波器，在环路中用来滤除检相器输出电压中的高频成分和抑制噪声，并且还可以对环路的校正速度起到调节的作用，并取出电压的低频分量去控制NCO的输出[11]。环路滤波器在Costas 环路中起着非常重要的作用，不仅有低通滤波的效果，更重要的是对环路性能起着决定性作用[12]。

由图6 可见，在120 kHz 频偏条件下，载波同步算法能正常进行同步，星座图收敛到基准点周围，环路滤波器的输出在0 值附近波动（锁定跟踪过程）。

图6 载波同步前后星座图对比（浮点）

2.3 信道纠错码仿真

为了降低传输过程中的误码率、增强纠错能力，系统设计使用了LDPC 编码。同时，为了简化编解码模块的实现，系统使用了QC-LDPC 码。

因为太赫兹高速通信系统通信速率高于5G 系统10 倍以上，实际采用了并行结构，并行LDPC 编码器由控制器、运算器、指令存储器、校验矩阵存储器和数据寄存器堆5 个部分组成。控制器和运算器是核心单元，其中控制器是编码器运行时序的控制单元，它生成各个单元的控制信号，在它的协调下各单元可以按既定时序完成操作。运算器完成编码器所需的各种运算操作，包括矩阵向量乘法、向量模求和以及进行高斯消去的运算。此外，并行结构还包括用来存储运算指令的指令存储器，用于存储校验矩阵信息的校验矩阵存储器，以及存储中间运算结果的数据寄存器堆。

由于RU 算法是并行实现算法，其并行度等于QC 矩阵的b（这里是128）[13]，所以只需要800 个并行时钟周期就可以完成LDPC(15360,11520)码的编码，待编码码流需经过16 到128 位的并并转换后按顺序输入到RAM0 和RAM1，当RAM0 编码时，RAM1 缓存；当RAM1 编码时，RAM0 缓存。LDPC 编码器将数据编完后同样按顺序送到数据RAM3 和RAM4，RAM3 和RAM4 的数据再经过合路器编成16 bit的并行已编码码流[14]。

编码总延时主要包括串并转换的延时、LDPC编码延时、并串转换延时[15]，上述每一项的最大延时均不超过16 个IB 长度，所以系统的总编码延时不大于0.5 ms。

相比常见的BPSK 通信系统，该系统由于采用了16QAM 的高阶调制方式，因此，符号软信息在进入译码器之前需要进行符号到比特的LLR 信息映射，采用式（1）进行映射[16]：

将符号信息映射成比特LLR 信息后，进行LDPC译码迭代算法仿真，图7 为16QAM+4/5LDPC 的误比特曲线。

图7 16QAM+4/5LDPC误比特曲线

由图7 可知，当BER=1×10-6时，迭代次数采用符合FPGA 实际情况的17 次，16QAM+4/5LDPC 的Eb/N0门限约为6.8 dB，对比无编码情况下的编码增益为14.5-6.8=7.7 dB；当BER=1×10-4时，16QAM+4/5LDPC 的Eb/N0门限约为6.5 dB，对比无编码情况下的编码增益为12.2-6.5=5.7 dB，有较好的编码增益。传统的高清电视转播一般误码率为1×10-6，而该系统误码率可达1×10-8。

3 结论

通过论证太赫兹频段高速无线通信系统方案，研究适应于高清视频传输的太赫兹链路及高速数字处理嵌入式硬件系统。研究成果总结了一种“低频段调制解调+二次混频+放大”的220 GHz 太赫兹高速信息单工传输技术路线，其可以满足10 Gbps 的通信需求，解决了高速通信中LDPC 在FPGA 并行化处理的问题，并通过仿真验证其编码增益在BER=1×10-6时为5.7 dB，优于传统系统。且电视转播一般误码率为1×10-6，而该系统误码率可达1×10-8，为未来星间无线通信、卫星通信无压缩直播工程的实现进行了地面模拟与技术验证。