基于FPGA的参数逐突发可变调制器设计

陈艳丽

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

参数可变调制器已有一些研究成果,如文献[1]中提到其设计的智能型调制器,其速率在2.4～64 ksps变化,用2片DSP芯片和FPGA实现;文献[2]中提到的参数可变调制器,其速率在 2.4～2 048 ksps变化,用2片 EPLD实现,总体来说调制速率比较低,电路比较复杂。下面介绍的参数逐突发可变调制器,调制速率范围为 64～8 192 ksps,且64 ksps步进,采用一片FPGA和DDS实现,调制速率覆盖范围宽,实现结构简单。可变参数多,具有一定的灵活性和通用性,可支持MF-TDMA通信系统。

1 总体结构

参数逐突发可变调制器硬件电路主要采用一片Altera公司的FPGA芯片和AD公司的DDS芯片实现,电路设计简单,总体结构如图1所示。图1中框内为参数逐突发可变调制器的软件实现部分,采用对突发数据进行数据处理后,进行成形滤波的方法,并在基带数据中加入了数字高斯白噪声。

图1 参数逐突发可变调制器结构

其中接口控制单元允许用户通过控制接口改写寄存器,对调制器的参数进行选择和设置,以实现多项参数逐突发可变;系统时钟生成单元产生DDS的参考时钟、根据控制寄存器的速率产生DDS的频率控制字并对DDS产生的高倍符号钟进行分频处理;在突发工作模式下,由突发时序控制单元控制数据处理单元工作,对进行CRC校验、加扰、编码后组成突发数据帧结构的突发数据进行缓存,按一定的控制时序控制突发数据在相应的参数下输出,经成形后加入高斯白噪声送入D/A进行数模转换;高斯白噪声生成器产生的数字噪声带宽根据符号速率的变化而动态改变,且信噪比可控。

该数字突发调制器逐突发可变参数多,实现通用化、综合化。采用数字的方法,在调制器内集成了多种调制功能:突发、连续、跳频工作模式可变;调制速率、调制频率、输出功率逐突发可变;卷积、Turbo、LDPC编码方式逐突发可变;滚降系数逐突发可变;数字噪声带宽,信噪比逐突发可变。逐突发可变参数多使得调制器的设计复杂度大大增加。

2 参数逐突发可变设计与实现

调制速率在64～8 192 ksps范围内128级变化,且逐突发可变。这就对主时钟提出了很高要求,要求主时钟工作频率范围宽,具有极高的频率分辨率和转换速度。同时,为了适应可变码速率的调制使用了内插技术,由于调制的符号速率变化很大,内插因子的变化范围也很大,导致高内插因子的内插滤波器设计复杂。

2.1 速率可变设计

采用AD公司的DDS芯片AD9952实现变速率功能。根据直接数字频率合成技术的工作原理:在系统时钟的控制下,通过相位累加器实现瞬时相位的累加,把相位累加器的输出作为地址对正弦查询表寻址,使之输出相应的幅度值,完成相位到幅度的转换,经过DAC得到相应的阶梯波,最后经过低通滤波器即可得到所需要的波形。而输出频率fout与累加相位增量K(即频率控制字)有着简单的线性关系,即

式中,N为频率控制字的位宽;fclk为系统时钟基准频率。在该设计中,AD9952的位宽为32,FPGA提供的20 MHz差分参考时钟在DDS内部进行16倍倍频,产生320 MHz的系统时钟。根据以上线性关系,只需配置频率控制字DDS即可产生调制速率的高倍时钟即主时钟。假设主时钟为32.768 MHz,那么通过分频就可以生成64～8192 ksps的8级符号速率,其他速率需要同时配置DDS频率控制字更改主时钟和分频生成。

2.2 高倍可变内插滤波器设计

可变内插因子的算法采用先补0将序列的输出采样率提高到固定的频段内,然后进行低通滤波的办法。采用辛格函数内插方法对成形后的数字信号进行内插。根据内插理论,得到辛格函数内插滤波器的内插响应方程为:

式中,h(t)为理想滤波器的低通响应;y(T)为被恢复重建的信号;x(nT)为输入采样序列,T为输入序列的采样周期。

在有限区域内对辛格函数截断后进行非理想内插,例如-M～M-1。一般取M=4,即8个码元,就可以得到较好的内插性能和内插精度。将滤波器的系数进行13位量化后,分别存入8组ROM中。由于滤波器系数具有对称性的特点,所以实际只需要4组ROM进行运算。通过控制调制速率,产生相应内插的滤波系数。输入信号在采样时钟的控制下进行移位,与滤波系数进行乘加运算,由于成形滤波器的输入信号只有0和1两种,对于平衡输出,相当于±1,因此内插滤波器中可以不出现乘法,只用加法即可实现。

内插滤波器的工作速度取决于数据的采样时钟(即主时钟)。通过控制调制速率,可以使滤波器的工作速率随调制速率和采样时钟变化,滤波器的工作速率等于N倍调制速率,N即为内插倍数。针对调制速率变化范围大的特点,可以根据上述关系对调制速率、内插因子和采样时钟进行分段设计,如表1所示。

表1 调制速率、内插因子与采样时钟的关系表

对于符号速率64 ksps的调制,进行512倍内插;对于128 ksps的调制,进行256倍内插;对于128～256 ksps的调制,进行 128倍内插;对于4 096～8 192 ksps的调制,进行4倍内插,实现了内插因子从4～512倍的8级变化。

3 测试结果分析

参数逐突发可变调制器在一片FPGA内实现,将编译产生的下载文件配置到FPGA中即可进行硬件测试。信息码长1 008 bit,采用LDPC(2 016,1/2)编码,第1组突发符号速率为8 192 ksps,第2组突发符号 速 率为 4 096 ksps,突 发间隔100 μ s,在signaltap中用32 768 MHz的采样时钟抓取基带信号波形如图2所示。

图2 参数逐突发可变调制器测试结果

测试结果中,突发基带信号2种速率交替发送,实现参数逐突发可变,满足设计要求。

4 结束语

上述的参数逐突发可变调制器,调制速率在64～8 192 ksps范围内128级变化,可适用于多载波多速率数据传输,支持多种调制选项,支持突发、连续和跳频多种工作方式。结构简单,实现了基带全数字化,是一种通用的高性能突发调制器,具有广阔的应用前景。

[1]YU P,LOOKMANn T.Exact Recovery from Masked Chaotic Signal[C].Mini Symposium Cryptography,Toronto;Canadian Applied Mathematics Society,1997:127-145.

[2]晏 坚,马正新,杨宝国,等.一种参数可变的BPSK/QPSK数字突发调制器的ASIC实现[J].无线电工程,2001,31(5):49-58.

[3]王建新,吉训生,蒋立平,等.内插滤波器及其FPGA实现[J].电信科学,2001,(12):67-69.