CMOS模拟集成电路版图设计

解 放，罗 闯

(中国电子科技集团公司第四十七研究所，沈阳110032)

1 引言

现代CMOS工艺所实现的系统越来越复杂，工作速度越来越快，且工作电压越来越低。虽然缩小器件的尺寸节省了芯片面积，降低了功耗，提高了本征速度，但由此引入的不同模块间的串扰以及版图设计中的非理想性，严重限制了系统的工作速度和精度，所以版图设计是模拟电路设计的一个重要方面。

建立模拟电路版图单元，有两个原则:使芯片面积减至最小和将寄生器件对电路性能的影响降至最低。文中主要介绍模拟电路版图布局中叉指晶体管、对称性等，简要说明电阻、电容的版图实现，以及互连线的实现。

2 采用折叠方法的CMOS单元电路

在实际的MOS电路中有寄生电阻和电容。这类寄生参数主要由栅极形状决定。由于栅极的面积由电路设计所决定，因此建立版图单元不可能减小器件的栅电容，但是可通过调整器件的集合形状以减小另一些寄生电容，如:pn结电容。对于模拟集成电路，由于节点电容的大小对电路的动态性能有很大影响，因此采用并联晶体管结构后，MOS管在同样宽长比的情况下，由于采用了共用源漏区的结构，大大减小了源漏区的总面积，因此减小了节点电容，同时减小了MOS器件的源极和漏极的PN结电容，有利于改善电路的动态特性。

图1 折叠结构减小漏源pn结电容

根据经验，采用折叠栅极的MOS管，每一个指状晶体管宽度的选取要保证该晶体管的栅电阻小于其跨导的倒数。……