基于FPGA的低功耗高速除法器设计

【摘要】本文介绍了一种使用可编程逻辑器件FPGA和Verilog语言实现的32位低功耗高速除法器的设计。该除法器可以实现有符号数运算和无符号数运算，主要操作有移位、比较和减法操作。设计中采用了一种新的基-16算法，该算法大幅度减少了除法运算过程中的移位操作，从而提高了除法器的运算速度。在该设计中加入了门控时钟，从而大幅度减少了动态功耗。仿真和综合结果表明其功能的正确性，运行频率最高可达530.772MHz，功耗降低了55.98%。

【关键词】低功耗;高速除法器;基-16算法;门控时钟

1.引言

除法器是是微处理器的核心部件之一，也是数字信号处理领域的基本单元。同时，除法运算也是四种算术运算中最复杂的运算单元，它的性能好坏直接关系到整个电路的性能。用FPGA实现的除法器能够以并行运算的工作方式，高速可靠的运行，并可以以IP核的形式被随时调用，所以在性能和应用的灵活性上都有很大优势。本设计主要从速度和功耗两个方面对除法器进行了优化设计。在速度方面通过改进算法，减少加法、乘法器的运用来改善速度。在功耗方面通过分析功耗产生的原因对其进行改善，有针对性的加入门控时钟等方法，最终使电路功耗大幅度降低。

2.高速除法器设计

2.1 高速基-16除法器的算法

除法器算法主要分为Non-restoring算法（不恢复余数算法）和Restoring算法（恢复余数算法）。Non-restoring算法因为具有步长固定，控制简单，逻辑鲜明的特点，因而更多的被采用在硬件设计中。在该算法中，被除数若为负值则要先对其求补码，变为正值再进行运算。……